[技术资料电子综合]基于FPGA的高速连续数据采集系统的设计.pdfVIP

摘要 ：本文提出了一种用于雷达回波信号采集的高速数据采集系统。该系统实现了对数十兆赫的回波信号 进行连续的采样和存储。系统通过 FPGA 控制数据连续采集、缓冲，通过 PCI9056 将缓冲区数据转移到硬 盘管理卡，由硬盘管理卡将数据存入海量硬盘阵列。 关键字 ：采样门 FPGA PCI 总线 连续采集 1 引言 数据采集是数字信号处理过程中的一个重要环节，已经广泛应用于雷达、声纳、瞬态信号测试、 无线探伤等领域。对不同的任务和应用场合数据采集系统要求的采样精度和采样速率各不相同，系统的实 现方法和难度也各异。在低速数据采集领域，系统要求的采样速率低，数传输量小，系统的实现较容易， 常用单片机系统完成数据采集、 串行接口完成数据传输 [1] ；在高速数据采集领域， 系统要求的采样速率高、 采集精度高、数据传输量大，于是系统的抗干扰、数据的传输、数据的存储问题就成了系统构建必须克服 的关键问题。目前，常用的高速数据采集系统通常为定时采样或者固定采样门数据采集系统，这种系统数 据采集的时间和数据量已知，待保存的数据都是被采样信号信息，通常通过设置足够大的缓冲区，通过 P CI 总线将缓冲区的数据传输到计算机内部总线 [2][3] ，从而实现数据采集。 随着高速数据采集系统的发展，提出了变采样门连续高速采集的要求。此时系统不但要记录被 采样信号信息，还要记录采样门的变化信息；由于采样门可变，采集的数据量变化、采样持续时间和采样 的数据量不定，系统的实现难度较高。 本文提出了基于 FPGA 的四路变采样门的高速连续数据采集系统的实现方法。 2 系统背景及功能描述 由于雷达重复扫描周期中，回波信号往往只占很小的时间部分。为了高效地获取回波数据，往 往采用距离窗口推迟采样，以便滤除雷达重复周期中与目标无关的信号，提高数据有效率。因此系统触发 信号、采样门、采样距离等都在变化。 本系统被测信号由四路雷达回波信号组成，基本要求：采样频率为 20MHz ；触发信号 (triger) 频率已 知、可变（ 1KHz~2KHz ）；采样门 (gate)为频率同触发信号、占宽比可变（ 5%~95% 。 3 系统结构设计 数据采集系统要解决的问题主要是数据的采集和传输问题。为了增强设计的灵活性和可扩展性， 系统采用 FPGA （Field Programmable Logic Array ）来实现对 AD 转换器、数据缓冲器、时钟、数据传输 的逻辑控制 。 3.1 术语定义和数据组织 一个采样周期内的系统采集的数据称为一帧数据。系统设置的缓存能容纳多帧数据，当缓存存 储容量不够存下一帧数据时就要转移数据，每次转移的数据称为一块数据。数据采集的目的是在信号发生 后再现信号，所以为了便于数据回放（软件回放或者硬件回放），必须保存数据帧和数据块相关信息。系 统保存的数据包括：被采样信号数据；采样门采样距离、采样宽度；数据帧、数据块相关信息。 3.2 连续采集的实现策略 四路 0~2V 的模拟信号输入， 由四个 16 位的 A/D 转换器完成模数转换， AD0 和 AD1 构成一组 3 2 位的数据（ A 组）， AD2 和 AD3 构成另一组（ B 组） 32 位的数据。对于 A 组和 B 组数据，分别设置两 个 FIFO 存储器 FIFOX0 、FIFOX1 （X 为 A 或 B ）。每组数据先暂存于 FIFOX0 ，当 FIFOX0 的容量不够存 储一帧数据时， FPGA 控制数据流切换到 FIFOX1 ，同时刷新 SGTM 表(DMA 数据链指针表 ) ，启动 PCI 总 线的 DMA ；先传送数据块信息和控制信息，然后传送 FIFOA0 数据，再传送 FIFOB0 数据，传送结束后 D MA 等待下一次传送。当 FIFOX1 容量不够存储一帧数据时， FPGA 控制数据流切换到 FIFOX0 ，同时控制 逻辑刷新 SGTM 表，启动 PCI 总线的 DMA ；先传送数据块信息和控