VHDL—多工器解多工器.pptVIP

使用VHDL設計-多工器/解多工器 通訊一甲 楊穎穆 目錄 目的 設計原理 多工器解多工器 真值表 程式 實驗結果 資料來源 目的 使用VHDL設計一個四組4Bit輸入對一組4Bit輸出之多工器。 使用VHDL設計一個一組4Bit輸入對四組4Bit輸出之解多工器。 設計原理 多工器又可以叫做”選擇器” 。 而這次程式主要可以使用if…then和case的方式來寫,而我用的是if…then的方式,在程式中它會依照輸入的條件不同,而將訊號選擇到不同的輸出位置,產生我們想得到的結果。 多工器解多工器 I0 真值表--多工器 真值表--解多工器 程式--多工器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity MUX4_1 is --ic內部要做的電路名稱 port( --接腳 a,b,c,d : in std_logic_vector(3 downto 0); --a,b,c,d為輸入腳位,且內部各有四個位元數 op : out std_logic_vector(3 downto 0); --op為輸出腳位,內部有四個位元數 sel : in std_logic_vector(1 downto 0) --sel為輸入腳位,內部有兩個位元數 ); end; architecture Behav of MUX4_1 is --電路內部結構 begin process(a,b,c,d,sel) --處理影響內部的輸入訊號 a,b,c,d,sel begin if sel=00 then op=a; --假如輸入sel為00時,op會搬入 a elsif sel=01 then op=b; --假如輸入sel為01,op會搬入b elsif sel=10 then op=c; --假如輸入sel為10,op會搬入c else op=d; --假如輸入sel為11,op會搬入d end if; --結束if程式 end process; --結束process程式 end Behav; --程式結束 程式--解多工器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity DEMUX1_4 is --ic電路內部要做的電路名稱 port( --接腳 ip : in std_logic_vector(3 downto 0); --ip為輸入腳位,且內部有四個位元數 op1,op2,op3,op4: out std_logic_vector(3 downto 0); --op1,op2,op3,op4為輸出腳位,內部各有四個位元數 sel : in std_logic_vector(1 downto 0) --sel為輸入腳位,內部有兩個位元數 ); end; architecture Behav of DEMUX1_4 is --電路內部結構 begin process(ip,sel) --處理影響的輸入訊號 ip,sel begin if sel=00 then op1= ip; e