含异步清零和同步时钟使能的4位加法器.docVIP

宁波工程学院 电信学院 ＥＤＡ系统设计与实践 实验报告 实验名称 含异步清零和同步时钟使能的4位加法器 班级 电科（系统设计）08-2 姓名 学号 08401090308 组员姓名 实验日期 2011-5-1２ 指导老师 实验四 含异步清零和同步时钟使能的4位加法器 一．实验目的 学习计数器的设计，仿真和硬件测试。进一步熟悉VHDL的编程方法。 二．实验内容 本实验的内容是Quartus 11建立一个含