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《计算机组成实验 C 》 课程设计 适用专业： 电子信息类专业 专 业 : **** 班 级: ******** 学 号: ******** 姓 名: *** 指导教师 : *** 实验学期 : 2014-2015 第 1学期 西南交通大学 信息科学与技术学院 简化计算机系统的设计 一 . 实验目的 ：通过学习简单的指令系统及其各指令的操作流程， 用 VHDL 语言 实现简单的处理器模块， 并通过调用存储器模块， 将处理器模块和存储器模块连 接形成简化的计算机系统。 二 . 实验内容 1. 用 VHDL 语言实现简单的处理器模块。 2. 调用存储器模块设计 256×16 的存储器模块。 3. 将简单的处理器模块和存储器模块连接形成简单的计算机系统。 4. 将指令序列存入存储器，然后分析指令执行流程。 三 . 预习要求 ：1、学习简单指令集。 2、学习各指令的操作流程。 四. 实验报告 1. BLOCK 图 图 1 原理图 内存文件： 图 2 内存文件 .Mif 2. 程序设计 LIBRARY ieee; USE ieee.std_logic_1164.ALL; PACKAGE mypack IS CONSTANT idle : std_logic_vector(3 DOWNTO 0) :=0000; CONSTANT load : std_logic_vector(3 DOWNTO 0) :=0001; CONSTANT move : std_logic_vector(3 DOWNTO 0) :=0010; CONSTANT addx : std_logic_vector(3 DOWNTO 0) :=0011; CONSTANT subp : std_logic_vector(3 DOWNTO 0) :=0100; CONSTANT andp : std_logic_vector(3 DOWNTO 0) :=0101; CONSTANT orp : std_logic_vector(3 DOWNTO 0) :=0110; CONSTANT xorp : std_logic_vector(3 DOWNTO 0) :=0111; CONSTANT shrp : std_logic_vector(3 DOWNTO 0) :=1000; CONSTANT shlp : std_logic_vector(3 DOWNTO 0) :=1001; CONSTANT swap : std_logic_vector(3 DOWNTO 0) :=1010; CONSTANT jmp : std_logic_vector(3 DOWNTO 0) :=1011; CONSTANT jz : std_logic_vector(3 DOWNTO 0) :=1100; CONSTANT read : std_logic_vector(3 DOWNTO 0) :=1101; CONSTANT write : std_logic_vector(3 DOWNTO 0) :=1110; CONSTANT stop : std_logic_vector(3 DOWNTO 0) :=1111; END mypack; LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic