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— PAGE PAGE 4 欢迎下载 PCB阻抗设计与电源完整性 现代IC 工艺已进入深亚微米(0. 1～0. 01μm) 阶段,数字信号上升/下降沿为亚纳秒(1～0. 1 ns) 量级,使高速数字系统设计面临巨大挑战。IC 尺寸越来越小, 偏置电压和电源电压越来越低,时钟频率不断上升,微处理器和专用芯片集成的功能越来越多,消耗的功率也越来越大,这对电源分配网络的设计提出了更高的要求。电源分配网络的一种设计方法是目标阻抗法:首先根据系统要求,确定目标阻抗，然后设计电源分配网络的阻抗,使其在一定的频率范围内低于目标阻抗,如图1所示。 图1 目标阻抗 那么如何确定目标阻抗呢？如果工作电压和功率给定，平均电流可以利用欧姆定律来计算。假设电源的电压只允许在一定的范围内波动(如5％)，那么我们可以算出电源分配系统(PDS)的目标阻抗： 例如，某FPGA芯片在0.2ns的上升沿吸入2A的电流，此时电源电压会暂时降低（压降），而地平面电压会暂时被拉高（地弹）。由于电流的瞬变值为2A，电压的瞬变值由V=Z×I来决定，Z是从芯片端视出的阻抗，因此，为了避免电压的尖峰波动，在从直流到信号带宽的频率范围内，Z值必须低于某一门限值，如图2所示。 图2 应满足的目标阻抗 在该设计中，为了保持电源完整性，电源—地的电压波动必须保持在标准值3.3V的5%以内。因此噪声不能大于0.05×3.3V=165 mV。可以据此按照欧姆定律计算出PDS的最大阻抗165mV/2A=82.5mΩ，图9－9中虚线部分即为PDS阻抗应该满足的目标区域。 对于最低频率，通常是1kHz或者更低的频率——电源满足阻抗特性的要求，电源和地层的结构通常不会破坏阻抗特性，因为它们呈现低电阻与电感特性。而当频率高于1kHz时，电流通路的互感大到足以使电压超过限定值，我们可以根据下式来计算需要满足PDS阻抗要求的信号带宽： 在该设计中，其带宽为1.75GHz。 从上面的式子可以看出，随着电源电压不断减小，瞬间电流不断增大，所允许的最大电源阻抗也大大降低。而当今电路设计的趋势恰恰如此，参见下面微处理器性能参数变化的图表1。综合各因素的影响，几乎每过三年，电源阻抗就要降为原来的五分之一，由此可见，电源阻抗设计对于高速电路设计者来说是至关重要的。 表1 微处理器性能参数变 在设计电源阻抗的时候，要注意频率的影响，我们不但需要计算直流阻抗（主要是电阻），还要同时考虑在较高频率时的交流阻抗（主要是电感），最高的频率将是时钟信号频率的两倍，这是因为在时钟的上升沿和下降沿，电源系统上都会产生瞬间电流的变化。一般可以通过下面这个基本公式来计算受阻抗影响的电源电压波动： 为了降低电源的电阻和电感，在设计中可采取的措施是： （1）用电阻率低的材料，比如铜； （2）较厚、较粗的电源线，并尽可能减少长度； （3）降低接触电阻； （4）减小电源内阻； （5）电源尽量靠近GND； （6）合理使用去耦电容； 图3 电源分配系统及各器件对目标阻抗的影响 在PCB板上，电源分配网络是由电源模块、电源地平面、各种电容组成的。它们分别在不同的频率范围内作出响应。电源模块响应的频率范围大约是从直流到1KHz，大的电解电容提供电流并在1kHz到1MHz的范围内保持较低阻抗，高频陶瓷电容在1MHz到几百MHz的频率范围内保持较低阻抗,PCB板上的电源地平面对则在100MHz以上频率范围内保持较低阻抗 (图3)。下面我们分别考虑各部分的模型及非理想特性，以及如何设计电源分配系统的阻抗[12]。