专题3-Quartus-II-软件使用入门.ppt

《电子设计自动化（EDA）技术》专题3Quartus II 软件使用入门 典型CPLD/FPGA设计流程 典型CPLD/FPGA设计流程 Quartus II设计软件简介 完整的集成设计工具 多种类型的设计输入 逻辑综合 布局与布线 仿真 时序与功率分析 器件编程 高级特性 MegaWizard? SOPC Builder Design Tools Incremental Design Flow LogicLock? Optimization Tool PowerPlay Power Analyzer Tool NativeLink? 3rd-Party EDA Tool Integration Debug Tools SignalTap? II SignalProbe? In-System Memory Content Editor Windows, Solaris, HPUX, Linux Support Node-Locked Network Licensing Options Quartus II 开发环境 主要工具栏 在Quartus II中设计PLD的简单流程 开发步骤 步骤一 新建工程 Quartus II 工程 工程 集成了相关的设计文件和库 需要一个顶层的设计实体 一个工程一次只可选择一个器件 所有的工程的设置都存在Quartus设置文件里 (.QSF) 用New Project Wizard向导创建新工程 也可以用Tcl脚本创建新工程 New Project Wizard新建工程向导 添加文件 选择器件 EDA 工具设置 完成! 开发步骤 步骤二 设计输入 设计输入方式 Quartus II 文本编辑器 AHDL VHDL Verilog 原理图编辑器 Block Diagram File Graphic Design File 存储器编辑器 HEX MIF 第三方EDA工具文件 EDIF HDL VQM Mixing Matching Design Files Allowed 文本的设计输入 文本编辑工具特性 HDL 文件显示行号 预览 HDL语言模板 语法颜色 编辑文件时, 显示星号标记(*) 文件保存后星号标记消失 支持语言 AHDL (.tdf) VHDL (.vhd, .vhdl) Verilog (.v, .vlg, .verilog, .vh) HDL 模板 原理图的设计输入 Full-Featured Schematic Design Capability Schematic Design Creation 利用库里的功能(Blocks )构建原理图 Gates, Flip-flops, Pins Other Primitives Altera Megafunctions LPMs 可以为Verilog, VHDL, or AHDL 原文件生成符号文件 用信号线 总线连接所有的设计模块 原理图编辑器的用途 建立简单的测试设计来了解Altera Megafunction功能 PLL, LVDS I/O, Memory, Etc… 建立顶层的原理图，简单直观的设计 新建原理图 输入元件符号 Megafunctions简介 预先制定的设计模块 如：乘加器, PLL, Double-Data Rate 优势 集成在Quartus II中，无需额外付费 灵活的可配置性 按 Altera 芯片的架构优化过 加速设计输入的速度 两种类型 Altera特有的Megafunctions (以 “ALT”开头) Library of Paramerterized Modules (LPMs) 工业标准的逻辑功能 更多了解LPM，请浏览/lpmweb MegaWizard Plug-In Manager Eases Implementation of Megafunctions IP MegaWizard实例 MegaWizard 输出文件选择 Default HDL Wrapper File Selectable HDL Instantiation Template VHDL Component Declaration (CMP) Quartus II Symbol (BSF) Verilog Black Box 开发步骤 步骤三 编译工程 Quartus II 编译 语法检查 分析综合 布局布线 产生输出文件 时序分析输出网表 仿真输出网表 编程/配置的输出文件 可选择Processing 状态 信息窗口 编译报告 查看详细编译结果 综合布线的设置 两种方式 Settings Project-Wide Switches Assignments (i.e. Logic Opt