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辩论赛计时器 ———————————————————————————————— 作者： ———————————————————————————————— 日期: 数字系统课程设计 题目:辩论赛计时器 专业： 　 计算机科学与技术 　 　 　 　 　　 班级： 　 09计算机一班 　　 　 　 　 　 　 姓名: 　 　 　 冯帆 张琪 学号：　 　冯帆（０93６008）张琪（０9３6036) ?? ?指导老师:? 　潘秀琴 一、实验名称 辩论赛计时器的设计 二、实验目的 1、深入了解Ｖｅriｌog HＤL语言语法 ２、学会独立思考、设计及实现较大规模的数字电路系统 三、实验仪器设备／环境／器材 ＰＣ机 + ｑｕarｔus软件 四、实验原理 ?本实验中将依照现有辩论赛规则,制作一个简易的计时装置。辩论赛由开篇立论、双方攻辩、攻辩小结、自由辩论和总结陈词五部分组成。 开篇立论、攻辩小结、总结陈词部分需一方发言终止后，另一方才允许发言。 双方攻辩和自由辩论中,双方需要交替发言，一方发言时,本方计时器工作；另一方计时器处于停滞状态。 本实验中要完成倒数计时,状态控制与过渡，文字提示的显示,按键消 抖等功能。系统正常工作时，发光二极管循环闪烁提醒辩手时间的流逝;八段数码管显示剩余时间；发光数码管显示发言者属于哪一方（正方/反方）；拨码开关控制是对正方计时，还是对反方计时；按键１控制计时状态；按键2实现计时状态的转换。 五、实验步骤 根据实验要求作预习报告。 根据实验需求,进行程序的设计。 根据以前设计的经验，反复调试程序。 调试通过,下载到FＰGA开发板上进行实践调试。 程序如下: ／/`include "hz．v" modｕlｅ traｆfic(clk,zｏf,dg，ds,la,ｌb,ｅｎａbｌe,ｍ,dr,dc）； inｐut clｋ; inpuｔ zof，enabｌe; inpｕt ［０:２]m； output [7：０］dr； outｐut　[0:7] ｄc; ouｔpuｔ　ｌa,lb; output　[0:７] dg,ds； rｅg　 　 lａ,ｌb; rｅg ［0:7]　dg,ds; reg ｄｉｓｊ; wiｒe cｏnｊ; iｎｔeger ｃoni,dｉsi; reｇ [0:6]sｅt,ag,ａｍ,ad,ｂg，bm,ｂｄ; ｒｅg [0:7]　ａ,b; rｅg　[7:０]dr; reg [0:７]dc； wirｅ　[０:2]m； integer　c; /*----------－--－---－分频模块---－---－－---------*/ hz ｈzz(.clk(cｌｋ），.conj(conj）); //控制显示的分频信号 always　＠(posｅdge ｃｌk） begiｎ ?ｉｆ（dｉsi>999９) ? ｂeｇiｎ ??dｉsj<=~disj; ?? disi<＝0; ??enｄ else ??diｓｉ<＝ｄisｉ+1; enｄ /*－-－－--－－---－－--－－-－-－－倒计时模块--------－－--－---－-----------－－－*/ aｌways@（pｏｓedｇe cｏnj） bｅgin iｆ（eｎaｂle) bｅｇiｎ ｉｆ（zｏｆ) beｇｉn if(ａ<=０) a<＝180; else a<＝ａ－1; end else bｅgiｎ iｆ(b<=0) ｂ<=180； else ??ｂ<=ｂ-1; ｅnd eｎd ｅnd /*-－---------－-－－----－-----闪灯显示控制---------－-－--－－－-－-----------－-----＊/ alｗays@(ｐosedgｅ clk) begin ｉf(zｏf) ? beｇin la<=1＇b1；lb<=1'b0;enｄ ?ｅlse ?begin la＜=1'b0;lb<=1'b１;end end ／＊-－－－－－－----------－-－数码管显示控制---------－---－-－------－－－----－-－-*/ alwayｓ＠(poｓedgｅ cｌk) begｉn iｆ(ｅnable) begin if(zｏｆ） bｅgin ?aｇ＜＝ａ／1０0; ? ａm<=（a-ag＊10０）/10; ??ad＜=a％10; ?end else beｇiｎ bg<=b/100; ?ｂm<＝（b-ｂg*１00）/10； ?bｄ<=ｂ%10； ?end enｄ ｅnd /＊-－--------－---－-－-－－-－--数码管显示－------－----------－－----－-－-－－--－－