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验一:译码器及计数器设计实验 1、 实验目的 1） 复习二进制译码器的功能。 2） 学习VHDL语言源程序输入方法。 3） 学习VHDL语言源程序检查和修改。 4） 掌握用VHDL语言设计一个3线-8线译码器和六十进制计数器的方法。 5） 掌握VHDL语言编辑器的基本操作。 2、 实验内容 1） 本实验给出了有错误的3线一8线译码器的VHDL程序，请采用VHDL编辑器，修改调 试程序。 2） 采用VHDL设计方法，设计一个60进制计数器，采用BCD码输出。 3、 实验步骤 （一）、3—8译码器 1、 分析3—8译码器原理，设计相应端口以及信号输入输出变量等。 2、 其中A、B、C为三位二进制代