同步时序逻辑的设计.pptVIP

3.5同步时序逻辑设计 3.5.1设计步骤 (1)根据设计要求建立原始状态表(或原始状态图) (2)状态化简。(等价状态、等价状态的合并) 状态 (3)状态编码。(确定触发器数目:状态编码:画编码后的状态图) (4)选择触发器,求状态方程(或列出激励及输出函数真值 表),进而求出激励函数和输出数表达式,完成组合逻辑部分 设 (5)画逻辑电路图 (6)检查所设计的电路能否自启动 例7用与非门利JK触发器设计一个同步时序电路 检测输入的信号序列是否为连续的“110”。 解:1)建立原始状态表 根据命题要求,电路应具有一个输入变量,记为x,它是 个二进制序列;一个输出变量,记为Z,用它来检测输入x是否 为连续的“110序列。即: 当输入序列x为:110 则输出序列Z为:001 令该逻辑电路的初态为a,根据题意可列出在不同x序列输 入下电路状态的变化规律及输出Z值,如下图所示。 输 X/Z 0/ 1/0 b 0/0 L/0 1/0(g 1/0 g 0/0 0/0 0/ 0/0 → 0/0 1/(0 1/0 1/ (g 10(g 原始状态表 简化状态表 —MbMb x=0 c 2)状态化简 对状态表进行分析可知,状态 和b可视为一个状态(即等价状态 因此可以进行合并。若将上述各状态 S1={a,b},S2={c},S3={g 简化状态图 则得简化状态表和状态图如右