计数器的vhdl设计.pdfVIP

实验名称： 计数器的 VHDL 设计 一、带高电平使能信号，低电平清零信号，低电平置数信号的十进制计数器的 VHDL 设计 1.实体框图 cnt 10 clk CQ[3..0] RST Cout SET EN inst 2.程序设计 ①编译前的程序 Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity cnt10 is Port(clk,RST,SET,EN:in std_logic; CQ:out std_logic_vector(3 downto 0); Co