数字电路与系统课程设计 设计题目：数字秒表的设计_图文.doc

大连理工大学城市学院数字电路与系统课程设计设计题目:数字秒表的设计 学院:电子与自动化学院 专业:电子信息工程 学生:梁哲伟 同组人:成海彬 指导教师:许少娟 完成日期:2015年4月16日 目录第一章设计任务 1.1项目名称 1.2项目设计说明 1.2.1设计任务和要求 1.2.2进度安排 1.3项目总体功能图 第二章需求分析 2.1问题基本描述 2.2系统问题分析及功能基本要求 2.3设计原理 2.4分解设计 第三章调试并分析结果 3.1输入说明 3.2仿真预计输出 3.3测试结果记录 3.4测试结果分析 第四章结论 心得体会 参考文献 第一章设计任务 1.1项目名称:数字秒表的设计 1.2项目设计说明 1.2.1设计任务和要求 设计用于体育比赛的数字秒表 要求:(1计时器能显示0.01s的时间 (2计时的最长时间为24h 1.2.2进度安排 第一次课:预答辩,顶层设计 第二次课:分频模块、按键模块、显示模块等简单模块的设计 第三次课:计时模块的设计 第四次课:将底层模块进行连接调试 第五次课:秒表的系统仿真和分析 第六次课:成果展示及其答辩 1.3项目总体功能图 按键1:清零/开始按键2:暂停/启动 中 心 模 块 ( 计 时 去 抖 等 显示:8个七段 数码管 第二章需求分析 2.1问题基本描述 本数电课设,旨在熟练运用Quartus II设计并在DE2板实现可用于体育计时的数字秒表,具有开始、暂停和清零等功能。 2.2系统问题分析及功能基本要求 本系统应该包含两个按键,作为输入;用8个数码管作为显示输出;其核心控制为百计数器、60计数器和24计数器。按键部分应加入按键去抖模块,防止影响使用。 基本要求为实现秒表准确计时,暂停、开始以及清零等功能可以使用,显示部分能够清晰准确的显示。 2.3设计原理 设计原理如上图。 2.4分解设计 模块BAI: 该模块为100进制计数器,输出的数值为0.01s和0.1s. 程序: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity bai is port(clr,clk:in std_logic; bai1,bai0:out std_logic_vector(3downto0; co:out std_logic; end bai; architecture bai_arc of bai is begin process(clk,clr variable cnt0,cnt1:std_logic_vector(3downto0; begin if clr='0'then cnt0:="0000"; cnt1:="0000"; elsif clk'event and clk='1'then if cnt0="1000"and cnt1="1001"then cnt0:="1001"; co<='1'; elsif cnt0<"1001"then cnt0:=cnt0+1; else cnt0:="0000"; if cnt1<"1001"then cnt1:=cnt1+1; else cnt1:="0000"; co<='0'; end if; end if; end if; bai1<=cnt1; bai0<=cnt0; end process; end bai_arc; 模块MIAO: 该模块为60进制计数器,用于对秒和分的计数。 程序: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity miao is port(clk,clr,en:in std_logic; sec1,sec0:out std_logic_vector(3downto0; co:out std_logic; end miao; architecture mian_arc of miao is begin process(clk,clr variable cnt1,cnt0:std_logic_vector(3downto0; begin if clr='0'then cnt1:="0000"; cnt0:="0000"; elsif clk'event and clk='1'then if en='1'then if cnt1="0101"and cnt0="1000"then co<='1'; cnt0:="1001"; elsif cnt0<"1001"then cnt0:=cnt0+1; else cnt0:="0000"; if cnt1<"0101"then cnt1:=cn