DSP Builder多波形信号发生器的设计.docVIP

????? ?基于Matlab/DSP Builder多波形信号发生器的设计 　　1? 引言 　　传统的波形发生器多采用模拟分立元件实现,产生的波形种类要受到电路硬件的限制,体积大,灵活性和稳定性也相对较差。采用FPGA器件直接实现多种波形信号发生器,配以相应的外围器件实现的波形发生器具有设计简单、外围电路少、频率稳定性高、可靠性高、输出波形稳定、现场可编程等优点,因而在现代电子设计中,常常采用FPGA器件来实现多种波形信号发生器,利用FPGA实现多种波形信号发生器的方法也很多,但其设计方法均过于复杂,要求设计人员对VHDL 语言要相当熟悉,才能编写相应的程序。采用Matlab/DSP Builder建立模型来实现多种波形信号发生器,其设计简单,不需要编程,也能根据需要设计出相应的多波信号发生器[1][2][4][6]。 　　2、多波信号发生器的数学模型 　　2.1 锯齿波的产生 　　在Matlab/Simulink下,有一模块名叫Increment Decrement模块,由于Increment Decrement模块随着时间的变化而不断的从0计数到255 ,到了255后清0,接着又从0开始计数这样周期性的产生锯齿波。 　　2.2 正弦波的产生 　　利用Increment Decrement不断计数,根据计数找到查找表的地址取出里面的值,正弦函数的调用格式为Sin（【起始值：步进值：结束值】）,该模块为一个输入为6位输出值为8位的正弦查找表模块。 　　2.3 方波的产生 　　由于产生的正弦波的值从0到255,我们可以使用一个比较器进行比较,根据比较值的大小产生占空比不同的方波,此处我们设置一个值为127的常数,当输出正弦波的值大于等于127的时候比较器的值为1,反之为0。比较器输出的值可以进行放大,比如放大127倍。这样即可生成方波。 　　2.4 三角波的产生 　　同理利用比较器的性质跟Increment Decrement模块输出的值进行比较,当Increment Decrement模块输出的值小于等于127时比较器模块10为1,然后再与Increment模块相乘,相乘的结果为127到0;当 Increment Decrement模块输出的值大于127时比较器模块9为0,与Increment模块相乘,相乘的结果为0到127;以上两者进行相加后在经过一个绝对值变化器,就可以产生的很好的波形。根据以上分析其建立的模型如图1所示[5]。 　　3、用ModelSim进行RTL级的VHDL仿真 　　3.1 多波信号发生器的模型文件MDL转换成VHDL 　　在Simulink中完成仿真验证后,就需要把设计转到硬件上加以实现。这是整个DSP Builder设计流程中最为关键的一步,在这一步,可以获得针对特定FPGA芯片的VHDL代码。双击多波信号发生器数学模型中的 SignalCompiler模块,然后再在弹出的对话框中分别点击“Convert MDL to VHDL”、“Synthesis”和“Quartus II”,这样就可以把多波信号发生器的数学模型文件转换成特定的VHDL代码。 　　3.2 用ModelSim进行RTL级的VHDL仿真 　　在Simulink中进行的仿真是属于系统验证性质的,是对MDL文件进行的仿真,并没有对生成的VHDL代码进行过仿真。事实上,生成VHDL描述的是 RTL级的,是针对具体的硬件结构的,而在Matlab的Simulink中的模型仿真是算法级的,两者之间有可能存在软件理解上的差异。转换后的 VHDL代码实现可能与MDL模型描述的情况不完全相符。这就需要针对生成的RTL级VHDL代码进行功能仿真。为此利用ModelSim对多波信号发生器进行RTL级进行仿真,以验证多波信号发生器设计的正确性,其仿真波形如图2所示,由此可以看出其设计是正确的[3]。 　　4、多波信号发生器的顶层设计及仿真结果 整体电路采用原理图描述和VHDL语言相结合的方式构成,在Quartus II软件中实现综合及仿真。顶层原理图如图3所示,为了达到输出信号的有选择的目的,设计了一个多路选择顺,该多路选择器的采用VHDL语言描述,其源代码如下： library ieee;use ieee.std_logic_1164.all;entity test4 is?? port(d1,d2,d3,d4: in std_logic_vector(7 downto 0);sel: in bit_vector(1 downto 0);q: out std_logic_vector(7 downto 0));end test4;architecture rtl of test4 isb