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TJRA
第二章 Verilog基础知识
21 Verilog HDL简介
HDL: Hardware Description Language
硬件描述语言HDL是一种用形式化方法描述数字电路和系统的
语言,可以描述硬件电路的功能,信号连接关系和定时关系
传统的电路
原理图设计
满足要一
数字系统设计越来越复杂
规模越来越大
HDL应用越来越广
使用HDL的优点
电路的逻辑功能容易理解
便于计算机对逻辑进行分析处理
把逻辑设计与具体电路的实现分成两个独立的阶段来
操作
逻辑设计与实现的工艺无关;
逻辑设计的资源积累可以重复利用
可以由多人共同更好更快地设计非常复杂的逻辑电路
(几十万门以上的逻辑系统)。
Top Down设计思想
系统级设计
模块
模块C
漠块A模块A2
漠块B2模漠块G漠块2模块c3
Verilog hdl的发展
Ver i los IEEE1364-2001
1990
标准公开发表
模拟和数字邵适用
标准公开发表
购买 verilog版权
Veri loe lEEE 1364-1995
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