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3 章习题参考答案 3 章习题参考答案 1、设有一个具有 20 位地址和 32 位字长的存储器，问 该存储器能存储多少字节的信息？ 如果存储器由 512K×8 位 SRAM 芯片组成，需要多少片？ 需要多少位地址作芯片选择？ 解： (1) 该存储器能存储： 2 20 32 4M 字节 8 20 20 (2) 需要 2 32 2 19 32 8片 512 K 8 2 8 用 512K 8 位的芯片构成字长为 32 位的存储器，则需要每 4 片为一组进行字长的位数扩展， 然后再由 2 组进行存储器容量的扩展。 所以只需一位最高位地址进行芯片选择。 2、已知某 64 位机主存采用半导体存储器，其地址码为 26 位，若使用 4M ×8 位 DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问； (1) 若每个内存条为 16M× 64 位，共需几个内存条 ? 每个内存条内共有多少 DRAM 芯片 ? 主存共需多少 DRAM 芯片 ? CPU 如何选择各内存条 ? 解： (1) 共需 226 64 4条 内存条 16 M 64 (2) 每个内存条内共有 16 M 64 32 个芯片 4 M 8 (3) 主存共需多少 2 26 64 64 M 64 128 个 RAM 芯片， 共有 4 个内存条，故 4 M 8 4 M 8 CPU 选择内存条用最高两位地址 A24 和 A25 通过 2：4 译码器实现； 其余的 24 根 地址线用于内存条内部单元的选择。 3、用 16K×8位的 DRAM 芯片构成 64K ×32位存储器，要求： 画出该存储器的组成逻辑框图。 设存储器读 /写周期为 0.5μS，CPU 在 1μS 内至少要访问一次。试问采用哪种刷新方式比较合理 ?两次刷新的最大时间间隔是多少 ?对全部存储单元刷新一遍所需的实际刷新时间是多少 ? 解： 用16K×8位的DRAM芯片构成64K×32位存储器，需要用 64 K 32 个芯片，其中每 4片为一组构成 16K× 32位——进行字长位 16 K 4416 8 数扩展 (一组内的 4个芯片只有数据信号线不互连——分别接 D0 D 7、 D8 15 、 D 1 第 3 章习题参考答案 D16 D23和D24 D31，其余同名引脚互连 )，需要低 14位地址 (A0 A 13)作为模块内各 个芯片的内部单元地址——分成行、列地址两次由 A0 A6引脚输入；然后再由 4 组进行存储器容量扩展，用高两位地址 A 14、A 15通过 2：4译码器实现 4组中选择一组。画出逻辑框图如下。 A0 A13 CPU  RAS  A0 A6 A0 A6 A0 A6 A0 A6 D 0 7 D 0 7 D 0 7 D0 7 (1) (5) (9) (13) D8 15 D8 15 D8 15 D8 15 (2) (6) (10) (14) D16 23 D16 23 D16 23 D16 23 (3) (7) (11) (15) (4) D24 31 D24 31 D24 31 D24 31 (8) (12) (16) WE WE WE WE WE RAS RAS RAS D0 D31 RAS0 A14 2-4 RAS1 RAS2 A15 译码 RAS3 设刷新周期为 2ms，并设 16K 8 位的 DRAM 结构是 128 128 8 存储阵列，则对所有单元全部刷新一遍需要 128 次 (每次刷新一行，共 128 行) 若采用集中式刷新，则每 2ms 中的最后 128 0.5 s=64 s 为集中刷新时间，不能进行正常读写，即存在 64 s 的死时间 若采用分散式刷新，则每 1 s 只能访问一次主存，而题目要求 CPU 在 1μS 内至少要访问一次，也就是说访问主存的时间间隔越短越好，故此方法也不 是最适合的 比较适合采用异步式刷新： 采用异步刷新方式，则两次刷新操作的最大时间间隔为  2 ms 128  15 .625 s ，可取 15.5 s；对全部存储单元刷新一遍所需的实际刷新时间为： 15.5 s 128=1.984ms；采用这种方式，每 15.5 s 中有 0.5 s 用于刷新，其余的时间用于访存 (大部分时 间中 1 s 可以访问两次内存 )。 4、有一个 1024K×32位的存储器，由 128K×8位的 DRAM 芯片构成。问： 总共需要多少 DRAM 芯片 ? 设计此存储体组成框图。 采用异步刷新方式，如单元刷新间隔不超过 8ms，则刷新信号周期是多少 ? 解： (1) 需要 1024 K 32 8 4 32 片，每 4片为一组，共需 8组 128 K 8 2 3 章习题参考答案 设计此存储体组成框图如下所示。 A0 A1