FPGAASIC-一种基于FPGA的高精度大动态数字延迟单元的设计.pdfVIP

FPGA 一种基于 FPGA 的高精度大动态数字延迟单元的设计 一种基于 的高精度大动态数字延迟单元的设计 A Design of Digital Delay Line Based on FPGA A Design of Digital Delay Line Based on FPGA ， 1，2 2 1 2 1 2 2 1 2 （，中国科学院研究生院； ，中国科学院空间科学与应用研究中心）刘鹏 （，中国科学院研究生院； ，中国科学院空间科学与应用研究中心）刘鹏 许可 许可 LIU Peng XU Ke LIU Peng XU Ke 0.1ns 摘要：本文提出了一种数字延迟单元的设计方案，该方案能够实现 0.1ns 的延迟度精度和 摘要：本文提出了一种数字延迟单元的设计方案，该方案能够实现 的延迟度精度和 10ms 10ms 的动态范围，通过调节该方案的工作参数可以很方便的实现更大的动态范围。该电路 的动态范围，通过调节该方案的工作参数可以很方便的实现更大的动态范围。该电路 Virtex5 FPGA 在 Virtex5 系列的FPGA 上实现，其核心由粗延时单元和精延时单元两部分组成，粗延时单 在 系列的 上实现，其核心由粗延时单元和精延时单元两部分组成，粗延时单 IODELA FPGAdv 元采用计数器法实现，精延时单元的核心由 IODELA 基元构成，语言代码通过了 FPGAdv 元采用计数器法实现，精延时单元的核心由 基元构成，语言代码通过了 软件的综合和仿真。目前该单元电路已成功的应用在卫星雷达高度计的地面回波模拟器上。 软件的综合和仿真。目前该单元电路已成功的应用在卫星雷达高度计的地面回波模拟器上。 FPGA IODELAY 关键词：数字延迟线； FPGA ；IODELAY 关键词：数字延迟线； ； TP31 A 中图分类号：TP31 文献识别码：A 中图分类号： 文献识别码： The design of a new digital delay line (DDL) is introduced in this paper. This DDL can Abst act: The design of a new digital delay