Verilog HDL数字系统设计教程 夏宇闻.pptVIP

Verilog 中 reg 与 wire 的不同点 ? 用寄存器 (reg) 类型变量生成组合逻辑举例： module rw1( a, b, out1, out2 ) ; input a, b; output out1, out2; reg out1; wire out2; assign out2 = a ; always @(b) out1 = ~b; endmodule a out2 BUFF b INV out1 Verilog 中 reg 与 wire 的不同点 ? 用寄存器 ( reg ) 类型变量生成触发器的例子： module rw2( clk, d, out1, out2 ) ; input clk, d; output out1, out2; reg out1; wire out2; assign out2 = d ~out1 ; always @(posedge clk) begin out1 = d ; end endmodule d out2 AND2i1 clk out1 D Q DFF Verilog 中两种不同的赋值语句 ? 不阻塞（ non-blocking) 赋值语句： always @(posedge clk) begin b = a ; c = b; end clk DFF c D Q D Q a b D