数字逻辑部分习题解析[文字可编辑].ppt

作业点评 习题 3 ? 3.21 设计一个 1 位二进制加 / 减法器，该电路在 M 的控制下 进行加、减运算。当 M=0 时，实现全加器功能；当 M=1 时， 实现全减器功能。 ? 解：设被加 / 被减数为 A 、加数 / 减数为 B 、低位来的进位 / 借 位为 C ，和 / 差为 F 、向高位的进位 / 借位为 F ，据题意列真 值表如下表所示。 作业点评 习题 3 M A B C F G 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 1 0 1 0 1 0 0 1 0 0 1 0 1 0 1 0 1 1 0 0 1 0 1 1 1 1 1 1 0 0 0 0 0 1 0 0 1 1 1 1 0 1 0 1 1 1 0 1 1 0 1 1 1 0 0 1 0 1 1 0 1 0 0 1 1 1 0 0 0 1 1 1 1 1 1 作业点评 习题 3 ? 由真值表画出卡诺图如下图所示，可得输出表达式为： ? 电路图略 作业点评 习题 3 ? 3.27 用 VHDL 语言描述一个 1 位十进制数的数值范围指示 器。电路的输入为一位十进制数的 8421 码，当输入的十进 制数大于或等于 5 时，输出为 1 ，否则为 0 。 ? 解：程序清单如下。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY above5 IS PORT(bcd_in: IN STD_LOGIC_VECTOR(3 DOWNTO 0); f:OUT STD_LOGIC); END above5; ARCHITECTURE behave OF above5 IS 作业点评 习题 3 BEGIN WITH bcd_in SELECT f<='1' WHEN 1, '1' WHEN 0, '1' WHEN 1, '1' WHEN @0, '1' WHEN @1, '0' WHEN OTHERS; END behave; 作业点评 习题 3 LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.all; entity above5_1 is port(bcd_in:in std_logic_vector(3 downto 0); f:out std_logic); end above5_1; architecture behave of above5_1 is begin process(bcd_in) begin if (bcd_in>=5 and bcd_in<10)then f<='1'; else f<='0'; end if; end process; end behave; 作业点评 习题 3 ? 3.29 图 3-64 所示电路有无险象？若有，请说明出现险象的 输入条件，经修改设计后画出无险象的电路图。 作业点评 习题 3 ? 解：（ a ）由电路图可直接写出输出函数表达式为： 由表达式可知， A 、 D 的变化存在产生险象的可能性，进一 步用代数法验证可知： ? 当 BCD=001 时， ，可能产生 1 型险象。 ? 当 ABC=110 时， ，可能产生 0 型险象。 ? 当 ABC=111 时， ，可能产生 0 型险象。 ? F 化简后为， ，虽然 D 的变化存在险象 的可能性，但验证后可知，不再会产生险象。 ? ?? ? D B AD C B A F ? ? ? ? ACD AB D B F ? ? ? A A F ? D D F ? ? D D F ? ? 作业点评 习题 3 ? 由电路图写出输出函数表达式为： ? 由表达式可知， A 、 B 、 D 的变化存在险象的可能性，进一步 验证可知： ? 当 BCD=010 时， ，可能产生 0 型险象 ? 当 ACD=011 时， ，可能产生 0 型险象 ? 当 ABC=000 时， ，可能产生 1 型险象 ? F 化简后为， 进一步用卡诺图（卡若图如下图所示）找冗余项后变换为： ) )( ( D B D A C B A F ? ? ? ? A A F ? ? B B F ? ? D D F ? BD D A AB C B A F ? ? ? ? BD D A CD A C B A F ? ? ? ? 作业点评 习题 3 ? 做此类题目时应注意：判断原电路图是否有险象，写出表 达式后不能化简，因为化简后就与原电路不对应了。 作业点评 习题 3 ? 3.30 ? (1) 程序实现的是 三人表决器 的功能， a 、 b 、 c 为参与表 决的变量输入， 1 表