可编程辑的设计指导的原则.pptVIP

可编程逻辑设计指导原则  概要 面积和速度的平衡与互换原则 口面积优化 口速度优化 硬件原贝 系统原贝 同步设计原贝 口异步电路和同步电路比较 口同步设计的注意事项 Altera推荐的代码风格  面积和速度的平衡与互换原则 面积:指一个设计所消耗 FPGA/CPLD的逻辑资源数量。 速度:指设计在芯片上稳定运行时所能达到的最高频率。 面积和速度是一对对立统一的矛盾体。要求一个设计同时具 备面积最小、速度最高是不现实的。科学的设计目标应该是 口在满足时序要求的前提下,占用最小的芯片面积。或者 在所规定的面积下,使设计的时序余量更大 口面积和速度要求冲突时,采用速度优先的原则  面积优化 模块复用 串行化  模块复用 如果同样结构的模块需要被重复调用,且该模块占用资 源很多,如多位乘法器、快速进位加法器等,可通过选 择、复用的方式共享该模块。 AO Result A11 选择器 × ×}选择器 乘法器 乘法器1  串行化 把原来耗用资源巨大、单时钟周期内完成的并行执行逻 辑块分割开来,提取相同的逻辑模块(一般为组合逻辑 模块),在时间上复用该逻辑模块,用多个时钟周期完 成相同的功能,代价是工作速度大为减低。  串行化 例:设计乘法累计器yout=a0*b0+a1*b1+2*b2+a3*b3 口采用并行逻辑设计,需4个8位乘法器和1个4输入16位加法 器,共耗用576个LC LIBRARY leee USE ieee std logic 1164.all se ieee std logic unsigned. all use ieee std logic arith. all ENTITY pmultadd Is PORT (clk in std lc in std logic vector (7 downto 0)i bo, bl,b2,b3: in std logic vector(7 downto 0)i yout out std logic vector (15 downto 0)) ENd pmul tadd; ARCHITECTURE p arch oE pmultadd Is BEGIN process(clk)begin if(clkevent and clk =1)then yout=((a0+b0)+(a1+1))+《(a2+b2)+(a3b3)); end if; end process END P_arch;  串行化 口采用并行逻辑设计,需4个8位乘法器和1个4输入16位加法 器,共耗用576个LC。 507一 ⊙ D[15:0] Q[15:0)Hus yout(15.C a27 b27 60一  串行化 口采用串行逻辑设计,只需1个8位乘法器和1个2输入16位加 法器,共耗用203 3: n atd 1o91c vector(7 downto o x(2d。wnt0): a11m:h:a23 own to o n ent e 3 when cnt=3●1a yup s-(other end 1f  速度优化 ■面积复制 乒乓操作 ■香农扩展运算 流水线设计 寄存器配平 优化关键路径