Cache控制器设计实验.pptxVIP

实验 3 Cache 控制器设计 实验目的 掌握 Cache 控制器的原理及其设计方法。 熟悉 FPGA 应用设计及 EDA 软件的使用。 熟悉 Vivado 软件的使用及 FPGA 应用设计。 实验原理 Cache 是介于 CPU 和主存之间的小容量存储器，包括管理在内的全部功能由硬件实现， 对程序员是透明的，在一定程度上解决了 CPU 和主存之间的速度差异。与主存容量相比， Cache 的容量很小，它保存的内容只是内存内容的一个子集，且 Cache 与主存的数据交互以 块为单位。把主存中的块放到 Cache 中时必须把主存地址映射到 Cache 中，即确定位置的对 应关系，并采用硬件实现，以便 CPU 给出的访存地址能够自动变换成 Cache 地址。由于程 序访问的局部性，使得主存的平均读出时间接近 Cache 的读出时间，大大提高了 CPU 的访 存效率。 地址映射方式有全相联方式、直接相联方式、组相联方式，本实验采用的是直接方式， 这种变换方式简单而直接，硬件实现很简单，访问速度也比较快，但是块的冲突率比较高。 其主要原则是：主存中一块只能映象到 Cache 的一个特定的块中。 假设主存的块号为 B，Cache 的块号为 b，则它们之间的映象关系可以表示为：b = B mod Cb 其中，Cb 是 Cache 的块容量。设主存的块容量为 Mb，区容量为 Me，则直接