3.6 片内的最大集成设计.pdf

3.6 片内最大集成设计 单元驱动能力与芯片面积的关系; 最小器件定义； 具有最小驱动能力的逻辑单元的面积分析； 片内设计基本逻辑单元的确定。 3.6 片内最大集成设计 最大集成设计的思想 要求设计的数字电路占用的芯片面积最小; 由于数字电路由晶体管或逻辑构成,所以要 求晶体管或逻辑单元占用芯片的面积最小化. 3.6 片内最大集成设计 驱动能力与集成度的关系 MOS器件是平面器件,每个器件具 有一定的面积,也具有一定的驱动 能力;通过同类器件的并联,可以 得到更大的驱动能力;器件驱动能 力越大,面积也就越大。 A I max 有缘学习更多+谓ygd3076或关注桃报：奉献教育（店铺） 3.6 片内最大集成设计 对驱动能力的不同需求： 片内CMOS 负载: uA 片外模拟器件负载： mA 3.6 片内最大集成设计 为了实现更高的集成度, 电路单元设计时 应该考虑对驱动能力的需求; 集成块中的电路设计应该分为两个部分: 片内设计:只需要提供片内小驱动能力; 输出端口设计:需要提供对外大驱动能力. 3.6 片内最大集成设计 片内最大集成设计的基本单元 每个最小面积的逻辑器件要求能够提 供最基本的驱动能力；这种最基本驱动 能力称为1X驱动能力。 3.6 片内最大集成设计 最小晶体管模型 在导通条件下，流过晶 体管的电流等于片内驱动 能力时，晶体管沟道压降 等于电压容限。 3.6 片内最大集成设计 最小晶体管模型 为了分析的方便，本课程假设最小的NMOS 晶体管和PMOS 晶体管面积相同，并将该面积 作为衡量逻辑器件面积的基本单位。 在实际情况下，当电流电压的参数要求一致 时，PMOS 晶体管面积较大。 3.6 片内最大集成设计 最小反相器设计：1X器件 使用2个最小 晶体管，逻辑面 积2。 3.6 片内最大集成设计 最小1X 与非门设计 当N个晶体管串联时， 为了保障输出电压电 流指标的要求，每个 晶体管的面积需要扩 大为N倍 （或N个最小 晶体管并联）   A N  N 1 3.6 片内最大集成设计 最小1X 与非门设计   