原创力文档- 1、本文档共7页，可阅读全部内容。
- 2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
- 3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击 这里二次下载。
- 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
查看更多
实验 中央处理器的设计与实现
一、实验目的
1、理解中央处理器的原理图设计方法。
2、能够设计实现典型MIPS 的11 条指令。
二、实验要求
1、使用Logisim 完成数据通路、控制器的设计与实现。
2、完成整个处理器的集成与验证。
3、撰写实验报告，并提交电路源文件。
三、实验环境
VMware Workstations Pro + Windows XP + Logisim-win-2.7.1
四、操作方法与实验步骤
1、数据通路的设计与实现
数据通路主要由 NPC 、指令存储器、32 位寄存器文件、立即数扩展部件、
ALU 、数据存储器构成。其中指令存储器和数据存储器可直接调用软件库中的
ROM 和RAM 元件直接完成，其余部件的设计如图所示：
图1.1 NPC
1
图1.2 32 位寄存器
2
图1.3 立即数扩展部件
图1.4 ALU
2、控制器的设计与实现
控制器的主要设计思想如图所示
图2.1 控制器设计思想
通过列真值表得到控制器的两部分电路，真值表如下：
输入 000000 001101 100011 101011 000100 000010
3
输出 R-type ORI LW SW BEQ JUMP
RegDst 1 0 0 x x x
ALUSrc 0 1 1 1 0 x
MemtoReg 0 0 1 x x x
RegWrite 1 1 1 0 0 0
MemWrite 0 0 0 1 0 0
Branch 0 0 0 0 1 0
Jump 0 0 0 0 0 1
Extop x 0 1 1 1 x
ALUop2 1 0 0 0 0 x
ALUop1 x 1 0 0 x x
ALUop0 x 0 0 0 1 x
ALUop[2:0] Funct[3:0] 指令 ALUctr[2:0]
111 0000 add 010
111
文档评论（0）