四位串行进位加法器设计.docVIP

集成电路CAD课程设计汇报 四位串行加法器设计 1串行进位加法器介绍 1.1加法器 实现多为二进制数相加电路，称为加法器。依据进位方法不一样，有串行进位加法器和超前进位加法器之分。采取串行进位方法 ，优点是电路简单，连接方便；缺点是运算速度不高。 原理：把四个全加器（比如两片74LS183）依次级联起来，便可组成四位串行进位加法器。所以四位串行进位加法器设计能够分以下两步进行： （1）全加器设计； （2）将全加器级联，组成四位串行进位加法器 （a） （b） 图（1）四位串行加法器7483 1.2 图2为四位串行加法器7483逻辑图 图（2）四位串行加法器 2 四位串行进位加法器设计实现： 2.1 输出级电路设计 和TTL电路兼容驱动10个TTL ①输出高电平时｜IoH｜=20ｕＡ VoHmin=4.4V ②输出低点平时｜IoH｜=20mＡ VoHmax=0.4V ③输出级充放电时间tr=tf 计算电路图3所表示 ①以15个PF电容负载替换10个TTL电路来计算tr、tf ②输入V为前一级输出被认为是理想输出，即：ViL=Vss,ViH=Vdd ③计算电流时，负载为电流负载，有拉电流灌电流。 图3 （1）CMOS N管（W/L）N计算： 当输入为高电平时（Vi=Vdd）,N管导通后级TTL电路有较大灌电流输入，此时（表示成对称形式） 使方括号中值和栅电容Cox及电子迁移率un为最小值: (2) CMOS P管（W/P）p计算 ｜IoH｜=20ｕＡ时有 VoHmin=4.4V tr=tf ① 以Ioh=20ｕＡ时VoHmin=4.4V条件计算 最坏情况下 Vdd=4.5V,Vohmin=4.4v,Vtp=0.8V, 经计算可得 ②tr=tp条件计算：CMOS中 αp=αn 所以 2.2 输入级设计 输入电平Vih可能为2.4V （1）拉管P2 为了节省面积，同时又能使Vih较快上升，取 图4 (2)CMOS反向器P1管 此P1管应取内部基础反向器尺寸 （3）CMOS反相器N管 TTL输出电平在0.4-2.4之间 V1*=ViLmax+Vihmin=1.4V 式中βk=kn/kp,Vdd=5V,Vtn=0.7V,Vi*=1.4V, βk=17.16 2.3 内部基础反相器中各MOS管尺寸计算 内部反相器负载电容： ①本级漏极PN结电容Cpn ②下级栅电容Cc1 ③连线杂散电容Cs Cpn+Cc1=10Cs Cs :铝线宽5um,长100um，在场区上面，此铝线电容为 Cpn 和Cl： N管 其衬底是P型，所以 NB=2′1016 cm-3 设结深Xi=0.5um R□=20Ω/□ 对于P管 Cpn= 而CC1能够由：Cc1=10Cs-Cpn求出。 下面具体计算N管和P管尺寸。 N管单位尺寸电阻为 ，总电阻为 ， P管单位尺寸电阻为 ，总电阻为 。 总电容C=Cpn+Cc1+Cs=Cpn+Cc1 Cc1=(Wn+Wp)LCox=10Cs-aWnCpn a a Wn 图 5 a为有源区宽度，因为最小孔为3A*3△， 孔和等晶栅间距为2△，孔和有源区边界间距为1△（1△=1.5um）， 所以a=6△=9um 上升时间：tr= 下降时间：tf= Wp=kWn 内部逻辑门设计 N管放大三倍 图6 2.5 缓冲级设计 （1）输入缓冲级 M1 M1 M2 M3 图7 输入级缓冲器 M1为输入级，M2为内部门，M3为缓冲器 三输入和非门尺寸： M3负载栅面积： M2负载栅面积： 图8 扇出系数N= N= 加入一级缓冲后，管子逐层放大尺寸为 =2.597 M3管子尺寸为 =36△/2△ =79△/2△ 内部反相器尺寸为 n2=21/3=14△/2△ p2=46.5/3=31△/2△ (2)输出缓冲级 M0M1M2 M0 M1 M2 图9 由 及N值可得 2.6 输入保护电路设计 二极管有效面积取500mm2 图 10 工程估算 从输入到输出全部各支路中,只有C3端加入了缓冲级所以增加了延时和功耗,所以估算考虑最坏情况 （1）模型简化 四个三输入和非门中只有一个可被选通并工作,而另三个不工作,所以在C3端经三级反相器后,将不工作三输入和非门等效为负