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1 ECNU Display Lab Confidential 内容介绍 1. FPGA 介绍 2. 开发环境 3. FPGA 设计流程 4. 一个简单的入门实验 2 ECNU Display Lab Confidential 1. FPGA 介绍 ? FPGA (Field Programmable Gate Array) 即现场可编程门阵列， 它是在 PAL 、 GAL 、 EPLD 等可编程器件的基础上进一步发展 的产物。它是作为专用集成电路 (ASIC) 领域中的一种 半定制电 路而出现的，既解决了定制电路的不足，又克服了原有可编程 器件门电路数有限的缺点。 FPGA 的使用非常灵活，同一片 FPGA 通过不同的编程数据可 以产生不同的电路功能。 FPGA 在通信、数据处理、网络、仪器、工业控制、军事和航空航天 等众多领域得到了广泛应用。随着功耗和成本的进一步降低， FPGA 还将进入更多的应用 领域。目前市场上最大的两个 FPGA 厂商分别为 Xilinx 和 Altera 。 3 ECNU Display Lab Confidential 我们实验室的设计 4 ECNU Display Lab Confidential FPGA 的结构 ? FPGA 的三类基本资源包括： ? 可编程逻辑功能块 ? 查找表（ Look-Up Table ） ? 进位链（ Cascade Chain ） ? 可编程寄存器（ Flip-Flop ） ? 可编程输入 / 输出块 ? 可编程互连资源 5 ECNU Display Lab Confidential 可编程逻辑块 ? 可编程逻辑块包含了：查找表（ Look-Up Table ），进位链 （ Cascade Chain ），可编程寄存器（ Flip-Flop ）。如下图中 所示的 Cyclone III 的 Logic Elements 方框图。 LUT C Chain Reg (FF) 6 ECNU Display Lab Confidential 2. 开发环境 ? 集成开发平台（提供了 FPGA 各个开发环境的所有工具） ? Altera 公司提供的 Quartus II ? Xilinx 公司提供的 ISE ? 其他的单独的工具（业界通用，性能很好） ? 用于仿真的 Modelsim ? 用于硬件描述语言 (HDL) 综合的 Synplify 7 ECNU Display Lab Confidential 3.FPGA 设计流程 1. 设计输入 (Verilog HDL/ 原理图 ) ? 设计一般是以各种硬件描述语言和原理图的形式 存在的。目前常用的是 Verilog HDL ，而原理图常 常用于直观地描述顶层设计。 2. 功能仿真 (RTL- 寄存器传输级 ) ? 用于对设计进行功能上的仿真和调试，一般用 Modelsim 3. 编译 / 综合 ( 生成网表 , 适配到器件 ) ? FPGA 的编译主要包括两个部分：综合与适配。综 合器 (synthesis) 将设计输入生成为标准的逻辑网表。 而适配器 (fitter) 将逻辑意义上的网表适配（布局布 线）到具体的 FPGA 器件资源上去。 4. 时序仿真验证 ( 时序上和功能上 ) ? 为了验证编译后的设计能否满足时序要求 ( 如运行 频率 ) ，我们可以使用 TimeQuest 等时序分析工具 来验证。同时为了验证设计的逻辑功能是否满足， 我们使用 modelsim 等仿真工具来验证。 5. 下载与调试 ? 设计好的文件经编译组装 (assemble) 后生成 FPGA 配置文件，将这些配置文件下载到 FPGA 就可以开 始进行板级验证和调试。 设计输 入 功能仿真 综 合 适配（布局布 线 ） 时 序仿真 验证 下 载调试 8 ECNU Display Lab Confidential 9 ECNU Display Lab Confidential 10 ECNU Display Lab Confidential 4. 一个简单的入门实验 ? 实验介绍 参考官方入门指导，用 QuartusII 平台设计一个简单的电路，然后下载到 DE2 开发板上进行 验证。 ? 实验目的 1. 熟悉 Quartus II 环境 2. 实践 FPGA 开发流程 ? 实验内容 1. 打开，熟悉 QuartusII 平台 2. 新建一个工程，并进行相应设置 3. 输入 verilog HDL 设计代码 4. 编译（综合）设计 5. 管脚分配 6. 对电路进行仿真 7. 下载程序（对 DE2 上的 FPGA 进行配置） 8. 对所设计电路进行验证 ? 实验参考 1. tut_intro_verilog.pd