60进制计数器设计备课讲稿.docx

6 0 进 制 计 数 器 设 计 《数字电子技术基础》 课程设计任务书 专 业：16电气工程及其自动化 班级： 专升本二班 学 号： 160732060 姓名： 王冬 指导教师： 耿素军 二零一六年十二月二十七日 目录 1、 计数器的概述 3 2、 六十进制计数器 ? 2.1设计要求 4 2.2设计方案框架图 4 3、 六十进制计数器设计描述 5 3.1设计的思路 5 3.2设计的实现 7 4、 六十进制计数器的仿真设计与仿真的结果 10 4.1基本电路分析仿真设计 11 4.2计数器电路的仿真的结果 12 5、 心得体会 13 6、 参考文献 13 1、计数器概述 计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑 电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现 测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的 计数单元和一些控制门所组成，计数单元则由一系列具有存储信息 功能的各类触发器构成，这些触发器有 RS触发器、T触发器、D触 发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算 机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在 运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪 器中对脉冲的计数等等。 在数字电子技术中应用的最多的时序逻辑电路。计数器不仅能 用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉 冲序列以及进行数字运算等。但是并无法显示计算结果，一般都是 要通过外接LCD或LED屏才能显示。 1?按照计数器中的触发器是否同时翻转分类，可将计数器分为同 步计数器和异步计数器两种。 2?按照计数过程中数字增减分 类，又可将计数器分为加法计数器、减法计数器和可逆计数器，随 时钟信号不断增加的为加法计数器，不断减少的为减法计数器，可 增可减的叫做可逆计数器。 2、六十进制计数器 2.1设计要求 1） 频率为1HZ（相当于1秒钟计数一次） 2） 在计数到60次时，以一种方式提示 3） 有复位，暂停等功能 4） 画出并实现自己设计的电路或仿真电路 5） 写出设计报告。 （1） 每隔99s，计数器增1;能以数字形式显示时间。 （2） 当定时器递增到59时，定时器会自动返回到00显示，然后继 续计时。整个计数过程中，X1即发光灯会显示进位信号。 （3）本设计主要芯片是两个74LS162同步十进制计数器，并且由 100HZ 5V电源供给。 2.2方案框架图 使用1HZ时钟信号作为计数器的时钟脉冲。根据设计基理可知， 计数器初值为00,按递增方式计数，增到59时，再自动返回到 00。此电路可以作为简易数字时钟的分钟显示。下图为 60进制计数 器的总体框图。 3、六十进制计数器设计描述 3.1设计的思路：由单元电路组成。 单元电路设计 ⑴六十进制计数器（个位）电路 本电路采用74LS162作为十进制计数器，它是一个具有同步清 零、同步置数、可以保持状态不变的十进制上升沿计数器。功能表 如下 CR LD CTp CTt CP 工作状态 0 X X X T 置零 1 0 X X T 预置数 1 1 1 1 T 计数 1 1 0 X X 保持 1 1 X 0 X 保持 VDD~5V图1.连接方式如图 VDD ~5V 图1. U2 A B C 3C D A ［叱 BOO LST -LOAD A 口 74LS162D ⑵六十进制计数器（十位）电路 连接方法如图2 : 右图符号代表是与非门 VDD 5V -cut ACLK U7A Z4LS00D U6 16 5 ABC D dm QAOBQC取期 74LS1S2D 图2. ⑶时钟脉冲电路（右上图） ⑷置数电路（左下图） 接六十进制计 数器（个位） 译码显示 100 Hz 5 V ⑸译码显示电路 如下图所示: 3.2设计的实现 ⑴绘制原理图 XI XI O 5V * - DCD HEX BLUE DCD HEX BLUE ■十狂 个直. * J 12 12 U4A U4A 74LS20D U3A MLS04D MLS04D U5A U5A 74LSOOD U1 <□ 74LSOOD U1 VDD 丨5 VDD 1-七 ABCD 74LS162D —— 1 -t -+ V&D MOE^QD 74LS162D a ■2— Qio&xQD叱 fcDcD 10 V1 100 Hz 5 V 1 ⑵选定器件列表 仪器名称 型号 数量 用途 冋步十进制计 数器 74LS162 2片 极联构成60进 制计数器 与非门 与非门 非门 74LS20D 74LS00D 74LS04D 各1个 辅助设计构成其 他计数器 共阴极显示器 DCD-HEX- BLUE 2只 显示数字计数 电压源 VDD 1个 提供脉冲电压