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清华大学 电 子 工 程 系 FPGA实验报告 程宇昕 2008011190 无86 实验一 加法器设计 一 实验目的 1. 掌握加法器的工作原理和设计方法。、 2. 理解逐次加法器和超前进位加法器的原理。 二 1）4位逐次进位加法器 1. 设计方案 利用全加器直接级联即可得到4位逐次进位加法器。 2. 原理说明及框图 由一位全加器的原理可以写出真值表，如实验参考书所示，由此可以写出卡诺图，并化S?A?B?CC?AB?AC?BCn?nnnnnnn?1n?n1n1 简得表达式和 由此得到全加器的门级描述框图： uuuCiCoutu4u1Sum 现在只需将4个加法器单位级联，即可得到4位逐次进位的加法器。 3. 代码文件清单 Task11.v 4. 仿真结果 如图所示，功能正常． 5 管脚绑定 用模式1电路，1键输入a，2键输入6，译码器5输出s。灯管D1代表进位，键7输入Ci，功能正常。 2）4位超前进位加法器 1. 设计方案 按照指导书上给出的表达式可得： 对于4位超前进位加法器，逻辑框图如下图所示。各个进位表达式与的P?P,G?G的关系如下所示： 3030C?G?PC,1000?C?G?PG?PPC,111001?1 ,PPCP?PG?PC?G?P221CPP?PPPPPG?PPG??CG?P13032P?P,G?G分别表示各个全加器的和信号与进位信号。其中 3300 2. 原理说明及框图 超前进位加法器使用更多的器件，要求所有进位端都能通过输入的两个加数和进位数直接表示出来，表达式如上图所示。直接转换为框图即可得到下图： 3. 代码文件清单 Task12.v 4. 仿真结果及分析说明 如图所示，仿真结果功能正确 5． 管脚绑定 用模式1，其余键指定同上。其中输出p用灯管D2表示，g用灯管D3表示，功能正常。 3）8位超前进位加法器 1. 设计方案 采用两单位四位超前进位加法器级联即可得到8位的加法器。 2. 代码文件清单 Task13.v adder.v 3. 仿真结果及分析说明 如图所示，结果正确 4. 管脚绑定 显示进位，输出D1，Ci输入7，键b输入3，4用键b表示，1，2用键a，1用了模式 和s用译码器6，5表示，功能正确。 4）8位加法器（1位全加器级联实现） 1. 设计方案 与第一问类似，仿照4位的实现原理，级联8个单位即可。 2. 原理说明及框图 3. 文件清单 Task14.v 4. 仿真结果 结果正常 对比 8位逐次进位加法器 8位超前进位加法器Total logic elements 16/5980 0 0 1 1 Total logic elements 32/5980 从速度上来比较，可以从仿真波形来看，8位逐次进位加法器出现了更多的延迟，而超前进位加法器从速度上快了很多，减少了几个ns的延迟。 5. 下载情况 用模式1，输入与输出按键和显示的设计同上。功能正常。 · 5） 8位BCD加法器 1. 设计方案 在对BCD码进行加法运算时，可以先按二进制进行计算，然后对所得的结果进行修正即可。可以先得到4位BCD加法器，级联即可得到8位的BCD加法器。 对于4位BCD加法器，修正的原则是：若相加得到的数>9，则在此基础上加6得到 修正值。． 2. 原理说明及框图 设计此加法器的关键是判断何时应该加6。这个问题比较好解决。当输出为11XX或者1X1X时就应该加上修正值了。所以我用了两个与门来判断是否超过9，进位端输出超过15的标志值。用或门联系上这3者，输出的值t0是否应该加上修正值6的信号了。 我的想法是，做出一个修正值M[3:0]，另其第4位和第1位始终为0，若t0为1，则M的2，3位为1，否则为0.这样利用已经设计好的4位超前进位加法器始终给结果加上M即可。这个设计比较简单。 可以用下面的框图来表示（超前进位加法器用芯片表示） 3. 代码文件清单 adder_4.v BCD.v Task15.v 4 仿真结果 将以上的a，b化为2位10进制数，进行相加，可以得到s表示的2位10进制数，说明该BCD加法器功能正常。 4. 下载情况 用模式1下载，其余按键与输出的设置同上。经验证功能正常。