EDA课程设计----八位二进制全加器.docxVIP

EDA设计说明书 课程名称： EDA 技术实用教程 设计题目： 八位二进制全加器 院 系： 电子信息与电气工程学院 学生姓名： 学 号： 专业班级： 指导教师： 李 响 2011年6月1 设计目的 熟悉利用 Quartus Ⅱ的原理图输入法设计简单的组合电路， 掌握层次化设计的方法，并通过一个八位全加器的设计把握利用 EDA软件进行原理图输入方式的电子线路设计的 详细流程。 设计原理 2.1 一位全加器的原理 一位全加器可以用两个半加器及一个或门连接而成， 因此需要首先完成半加器的设计。在本设计中，将采用原理图输入法来完成设计。 一位全加器的设计步骤： ① 为本项工程设计建立文件夹； ② 输入设计项目和存盘； ③ 将设计项目设计成可调用的元件； ④ 设计全加器顶层文件； ⑤ 将设计项日设置成工程和时序仿真。 2.2 八位全加器的原理 一个八位全加器可以由八个一位全加器构成， 加法器之间的进位可以用串行方式实现，即将低位加法器的进位输出 cout 与相邻的高位加法器的最低进位输入信号 cin 相接。 设计方案与仿真 3.1 一位全加器的设计与仿真 全加器的实现是以半加器的实现为基础的，因此，要设计全加器应首先设计一个一 位的半加器。半加器的实现方案为： ① 为此项工程建立文件夹； ② 在基本元件库中，选中需要的元件，将元件（包含元件 and2、not 、xnor 和输 入输出引脚 input 、 output ）调入原理图编辑窗口中； 1 ③ 将己设计好的原理图文件存盘； ④ 将所设计的半加器设置成可调用的元件。 用原理图输入法所设计的半加器原理图如图 3-1 所示，利用 Quartus Ⅱ软件平台， 根据图 3-1 所示电路，可生成一个半加器元件符号， 如图 3-2 所示。在半加器的基础上， 为了建立全加器的顶层文件，必须再打开一个原理图编辑窗口，方法同上。其中，所选 择的元件包含半加器、 或门和输入输出引脚， 由此可得到如图 3-3 所示的全加器原理图；进而可生成个全加器元件符号，如图 3-4 所示。 图 3-1 半加器原理图 图 3-2 半加器元件符号 图 3-3 全加器原理图 图 3-4 全加器元件符号 按照一位全加器原理图连接电路，通过编译、仿真所得的波形图如图 3-5 所示： 图 3-5 一位全加器时序仿真波形 根据图 3-5 可知，当输入信号 ain 、bin 、cin 全是低电平时，输出信号 sum 和 cout 全是低电平；当输入信号 ain 、bin 、cin 中有且只有一个为高电平时，输出信号 sum 为高电平，输出信号 cout 为低电平；当输入信号 ain 、bin 、cin 中有两个为 2 高电平时，输出信号 sum 为低电平，输出信号 cout 为高电平；当输入信号 ain 、bin 、 cin 全是高电平时，输出信号 sum 和 cout 全是高电平。由此可以看出仿真结果与理论值相符合。 3.2 八位全加器的实现方案与仿真 八位全加器的实现是以一位全加器的实现为基础的，它由八个一位全加器构成，加 法器之间的进位可以用串行方式实现，即将低位加法器的进位输出 cout 与相邻的高位 加法器的最低进位输入信号 cin 相接。一位全加器的实现方案如 3.1 所述；八位全加器的原理图见图 3-6 。根据其电路生成的可调用原件符号如图 3-7 所示。 图 3-6 八位全加器原理图 图 3-7 八位全加器元件符号 3 根据图 3-6 所示的原理图进行时序仿真的波形如下图 3-8 所示： 图 3-8 八位全加器时序仿真波形 上图 3-8 中： a1 、 a2 、 a3 、 a4 、 a5 、 a6 、 a7 、 a8 与 b1 、 b2 、 b3 、 b4 、 b5 、 b6 、 b7 、 b8 为八位全加器的输入信号， s1 、 s2 、 s3 、 s4 、 s5 、 s6 、 s7 、 s8 为八位输出信号， cout 为最高位进位输出信号；根据波形图可得，当输入信号 a1 、 a2 、 a3 、 a4 、 a5 、 a6 、 a7 、 a8 输入 7B, b1 、 b2 、 b3 、 b4 、 b5 、 b6 、 b7 、 b8 输入 07 时，输出为 82，与原理图的设计要求完全相符。 3.3 七段译码器的实现方案与仿真 为了将全加器的输出结果在七段数码管上显示出来，就需要用到七段译码器。其 VHDL 源程序代码详见附 6.1 。 按照程序生成的七段译码器元件符号如图 3-9 所示： 图 3-9 七段译码器元件符号 4 七段译码器的仿真结果如下图所示： 图 3-10 七段译码器仿真波形 3.4 输出结果数码显示的实现方案与仿真 为了将八位全加器的输出结果在实验箱上用数码