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FPGA实验报告 题目：硬件电子琴电路设计 实验目的：学习利用数控分频器设计硬件电子琴实验。 实验原理及内容：主系统由 3 个模块组成 ,顶层设计文件中包含三个功能模块， 和 ， 。 模块 ToneTaba 是音阶发生器，当 8 位发声控制输入 Index 中某一位为高电平时，则对应某 一音阶的数值将从端口 Tone 输出，作为获得该音阶的分频预置值；同时由 Code 输出对应 该音阶简谱的显示数码，如 ‘5，’并由 High 输出指示音阶高 8 度显示。 模块 Speakera 中的主要电路是一个数控分频器，它由一个初值可预置的加法计数器构成， 当模块 Speakera 由端口 Tone 获得一个 2 进制数后，将以此值为计数器的预置数，对端口 Clk12MHZ 输入的频率进行分频，之后由 Spkout  向扬声器输出发声。 增加一个 NoteTabs 模块用于产生节拍控制（ Index 数据存留时间）和音阶选择信号，即在 NoteTabs 模块放置一个乐曲曲谱真值表，由一个计数器的计数值来控制此真值表的输出， 而由此计数器的计数时钟信号作为乐曲节拍控制信号， 从而可以设计出一个纯硬件的乐曲自动演奏电路。 图 1 硬件电子琴电路结构 实验步骤 . 在 QUARTUSII软件下创建一工程，工程名为songer，芯片名为 EP2C35F672C6； 输入数控分频器程序并命名为 ，保存与工程相同的文件夹中。 module Speakera(Clk,Tone,SpkS); reg[10:0]Count11; input Clk; reg Count2; PreClk=1b0; else begin input[10:0] Tone; reg SpkS; Count4=Count4+4b1; end Count11=Count11+11b1; output SpkS; always@(posedge Clk) nd FullSpkS=0; end begin reg PreClk; always@(posedge PreClk)begin end reg FullSpkS; if(Count411)begin if(Count11=11h7FF) begin always@(posedge FullSpkS)begin reg[3:0] Count4; Count11=Tone; Count2=~Count2; FullSpkS=1b1; end if(Count2==1b1) SpkS=1b1; else begin else SpkS=1b0; PreClk=1b1; end Count4=1;end endmodule 其功能仿真波形和时序仿真波形分别如下 : 输入音阶发生器程序并命名为 ，保存与工程相同的文件夹中。 Module ToneTaba (Index,Code,High,Tone); always input[3:0] Index; begin output[3:0] Code; case(Index) output High; 4b0000 :begin Tone=11b; output[10:0] Tone; Code=4b0000;High=1b0;end//2047 reg[3:0] Code=0; 4b0001 :begin Tone=11b001; reg High=0; Code=4b0001;High=1b0;end//773 reg[10:0] Tone=0; 4b0010 :begin Tone=11b000; Code=4b0010;High=1b0;end//912 4b0011:beginTone=11b; Code=4b0011;High=1b0;end//1036 4b0101 :begin Tone=11b; Code=4b0101;High=1b0;end//1197 4b0110 :begin Tone=11b; Code=4b0110;High=1b0;end//1290 4b0111 :begin Tone=11b; Code=4b0111;High=1b0;end//1372; 4b1000 :begin Tone=11b; Code=4b0001;High=1b1;end//1410; 4b1001 :begin Tone=11b; Code=4b0010;High=1b1;end//1480; 4b1010 :begin Tone=11b;  4b1010 :begin Tone=11b; 4b1010 :begin Tone=11b; Code=4b0011;High=1b1;end//1542; 4b1100 :begin Tone=11b; Cod