2021年IC行业收藏数字后端面试问题.doc

IC行业收藏：数字后端面试问题zz ?( -05-08 13:06:07) 转载▼ 分类：? 硬件 ??? 数字后端面试问题 分类：? IC设计 -08-31 15:51?2251人阅读?评论(0)?收藏?举报 面试 transition delay path tree function 目录(?) \o 展开 [+] 1.1 EETOP版主面试问题 001） Why power stripes routed in the top metal layers?为何电源走线选择最上面金属层？ 因为顶层金属通常比较厚，能够经过较大电流 1.高层更适合globalrouting.低层使用率比较高，用来做power话会占用部分有用资源，比如std cell?通常是m1 Pin?。2. EM能力不一样，通常顶层是低层2~3倍。更适合电源布线。3.通常ip占用层次全部靠近下几层，假如上层没有被严禁routing话，top layer?能够穿越，低层是不可能，而且高层对下层noise影响也小很多。 ??? 002） Why do you use alternate routing approach HVH/VHV(Horizontal-Vertical-Horizontal/ Vertical-Horizontal-Vertical)?为何要使用横竖交替走线方法？?（感觉这个问题比较弱智，不过号称是intel面试问题，晕！我憧憬和向往圣地啊！！！） 为了节省布线资源---关键原因 横竖两根线之间耦合系数最小，信号干扰小 003） How to fix x-talk violation？怎样处理线间干扰？ 答案：1）upsize victim net driver, downsize aggressor net driver2）increase wire space, shielding, change layer，change wire width3）insert butter in victim net能答出以上3条，在工作中已经基础够用，不过还有两个不常见到，是AMD一个大牛告诉我。4）把和victim net相连输入端改成Hi-Vth单元5）改变信号timing window。这个不易做到，不过也是处理方法 ??? 004） What are several factors to improvepropagation delay of standard cell?哪些原因能够影响标准单元延迟？ 答案：1）?PVT2）input transition，?output load3）Vth ??? 005） What would you do in order to not usecertain cells from the library?怎样严禁使用库里面一些单元？ 禁用就用set_dont_use严禁修改就用set_dont_touch ??? 006） During the synthesis, what type of wireload model are often used?做RTL综合时，常常使用wire load model有哪多个？ 答案：1）zero wire load model2）基于fanout传统?WLM3）基于物理位置（距离）wire load model，在CadenceRC中叫PLE，Synopsys叫DC Ultra Topographical附加问题：What types of delay model are used in digital design? (数字IC设计中有多少种类型delaymodel)答案：NLDMCCSECSM还有一个现在基础不用了—LDM ??? 007) How delays are characterized using WLM(Wire Load Model)?使用通常WLM?（不是zero WLM，也不是根据物理位置算DCT），DC是怎样计算delay？ 答案：DC在计算延时时候，netrc就要依据所选择wrie load model来计算，计算时和输出fanout决定以smic13smic13_wl10为例wire_load(smic13_wl10) {resistance : 8.5e-8;capacitance : 1.5e-4;area : 0.7;slope : 66.667;fanout_length (1,66.667);依据fanout值，由fanout(1,66.667)能够得出互连线长度为66.667，然后依据resis