数控分频器的VHDL设计a.docVIP

PAGE PAGE 1 广州大学学生实验报告 实验室： 电子信息楼 317EDA 2017 年 11 月 1 日 学院 机电学院 年级、专业、班 电信151 姓名 苏伟强 学号 1507400051 实验课程名称 可编程逻辑器件及硬件描述语言实验 成绩 实验项目名称 实验6 数控分频器的VHDL设计 指导老师 秦剑 实验目的 学习数控分频器的设计、分析和测试方法； 实验原理 数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比。 实验设备 EDA实验箱，示波器 实验内容和结果 分析程序各语句功能，设计原理，逻辑功能，并详述P_REG,和P_DIV的功能。程序如图1 设计原理：本程序设计的主要思路是，设计一个单向计数器，从预置数D（起点）开始计数，计数到设定的最大值（0XFF），输出信号POUT取反，与此同时，计数器回归到预置数起点D继续计数，继续计数到最大值后，POUT再次取反，如此往复，产生了一个原始时钟信号的分频信号POUT，频率为 P_SEG的功能：P_SEG部分负责从计数起点D，在每一次时钟的上升沿往上计数，并且在计数到OXFF的时候产生一个信号FULL=1，传递到P_DIV进行动作处理。 P_DIV的功能：P_DIV的触发信号是FULL=0到FULL=1的上升沿跳变，意思就是说，当计数到TOP值的时候，P_DIV会产