计算机系统结构第3章讲课稿.pptVIP

计算机系统结构第3章;最大频宽Bm是存储器连续访问时的频宽。单体的Bm=W/TM。m个存储体并行的最大频宽Bm=W×m/TM。由于存储器不一定能满负荷工作，因此，实际频宽往往低于最大频宽。存储器价格包含了存储体及为该存储器操作所必需的外围电路的价格，可用总价格C和每位价格c来表示。有SM位的存储器每位价格c=C/SM。 ; 计算机系统总希望存储器速度能和CPU匹配，使CPU的高速性能得以发挥，容量上能放下所有系统软件及多个用户软件。同时，存储器的价格又只能占整个计算机系统硬件价格中一个较小而合理的比例。然而，存储器价格、速度和容量的要求是互相冲突的。在存储器件一定的条件下，容量越大，因其延迟增大会使速度越低。容量越大，存储器总价格会越大。存储器速度越高，价格也越高。 ;　　为满足系统对存储器性能的要求，人们一直在研究如何改进工艺、提高技术、降低成本，生产出价格低廉而速度更快的存储器件。但即使如此也无法做到仅靠采用单一工艺的存储器而同时满足容量、速度和价格的要求。因此，系统中必须使用由多种不同工艺存储器组成的存储器系统(MemorySystem)，使所有信息以各种方式分布于不同的存储器上。例如，至少应有主存和辅存。采取事先将不能全部放入主存的大程序分成有重叠的块，确定好这些块在辅存中的位置并装入辅存。然后，根据算题的需要，把当前要用到的块依次调入主存指定的位置中，覆盖或替换掉那些已在主存而现在已不用的段。称这种主存和辅存之间并不能构成完整的整体的系统为存储器系统。 ;　　由于主存速度的改进跟不上CPU速度的提高，从20世纪70年代起，在合理的成本下，足够容量的主存其存储周期已比CPU拍宽大了一个数量级。为了弥补CPU与存储器在速度上的差距，一条途径是在组成上引入并行和重叠技术，构成并行主存系统，在保持每位价格基本不变的情况下，使主存的频宽得到较大的提高。然而，在3.1.2节将着重说明单靠采用这种并行主存的方法来提高频宽是有限的，因此从系统上改进，发展第4章要介绍的存储体系(MemoryHierarchy)就是非常必要的了。 ;3.1.2并行主存系统 　　图3-1是一个字长为W位的单体??存，一次可访问一个存储器字，所以主存最大频宽Bm=W/TM。假设，此存储器字长W与CPU所要访问的字(数据字或指令字，简称CPU字)的字长W相同，则CPU从主存获得信息的速度就为W/TM。我们称这种主存是单体单字存储器。 　　要想提高主存频宽Bm，使之与CPU速度相匹配，在同样的器件条件(即同样的TM)下，只有设法提高存储器的字长W。例如，改用图3-2的方式组成，这样，主存在一个存储周期内就可读出4个CPU字，相当于CPU从主存中获得信息的最大速率提高为原来的4倍，即Bm=W×4/TM。我们称这种主存为单体多字存储器。 ;图3-1单体单字存储器 ;图3-2单体多字(m=4)存储器 ;　　一个大容量的半导体主存往往是由许多容量较小、字长较短的存储器片子组搭而成的，每个存储片子都有其自己的地址译码、读/写驱动等外围电路。因此，可采用图3-3的多体单字交叉访问存储器。 ;图3-3多体单字(m=4)交叉存储器 ;　　CPU字在主存中可按模m交叉编址，根据应用特点，这种交叉又有低位交叉和高位交叉两种，将在7.1.2节多处理机硬件结构中介绍。现以低位交叉为例。其m在单体多字方式中为一个主存字所包含的CPU字数，在多体单字方式中则为分体体数。以多体单字交叉为例，单体容量为l的m个分体，其Mj体的编址模式为m×i+j，其中,i=0,1,2,…,l-1;j=0,1,2,…,m-1。表3-1列出了图3-3中各分体的编址序列。 ;表3-1地址的模4低位交叉编址 ;图3-4 4个分体分时启动的时间关系 ;　　主存采用多分体单字方式组成，其器件和总价格不比用单体多字方式组成的多多少，但其实际频宽却可以比较高。这是因为前者只要m个地址不发生分体冲突(即没有发生两个以上地址同属于一个分体)，哪怕地址之间不是顺序的，仍可并行读出；而后者要求可并行读出的m个字必须是地址顺序且处于同一主存单元。当然，还可以将多分体并行存取与单体多字相结合，构成多体多字交叉存储器来进一步提高频宽。我们把以上能并行读出多个CPU字的单体多字和多体单字、多体多字的交叉访问主存系统统称为并行主存系统。 ;　　可见，提高模m值，是能提高主存系统的最大频宽的，但主存实际频宽并不是随m值增大而线性提高，也就是说其实际效率并不像所希望的那么高。例如，标量计算机主存采用模32低位交叉的实际频宽不到最大频宽的1/3。原因在于以下两点。一是系统效率的问题。对模m交叉，若都是顺序取指，效率是可提高到m倍的。但实际程序中指令不总是顺序执行的，一旦出现转移，效率就会下降。转移的频度越高，并行主存系统效率的下降就越大