设计示例432位先行进位加法器的设计.docx

设计示例4: 32位先行进位加法器的设计 1、功能概述： 先行进位加法器是对普通的全加器进行改良而设计成的并行加法器，主要是针对普通 全加器串联时互相进位产生的延迟进行了改良。超前进位加法器是通过增加了一个不是十 分复杂的逻辑电路来做到这点的。 设二进制加法器第i位为Ai, Bi,输出为Si,进位输入为Ci,进位输出为Ci+i,则有： Si=Ai ? Bi ? Ci (1-1) Ci+i =Ai * Bi+ Ai *Ci+ Bi*Ci =Ai * Bi+ (Ai+Bi) * Ci (1-2) 令 Gi = Ai * B i , Pi = Ai+Bi,贝U Ci+1= Gi+ Pi *Ci 当Ai和Bi都为1时，Gi = 1 , 产生进位Ci+1 = 1 当Ai和Bi有一个为1时，Pi = 1 ,传递进位 Ci+1= Ci 因此Gi定义为进位产生信号，Pi定义为进位传递信号。 Gi的优先级比Pi高，也就是说：当 Gi = 1时(当然此时也有 Pi = 1)，无条件产生进位，而不管 Ci是多少；当Gi=0而Pi=1时, 进位输出为Ci,跟Ci之前的逻辑有关。 下面推导4位超前进位加法器。设 4位加数和被加数为 A和B,进位输入为Cin,进位 输出为Cout,对于第i位的进位产生 Gi = Ai Bi ,进位传递Pi=Ai+Bi , i=0,1,2,3。于是这各级进 位输出，递归的展开 Ci,有： C0 = Cin C1=G0 + P0 Co C2=G1 + P1 C1 = G1 + P1 G0 + P1 P0 ?C0 C3=G2 + P2 C2 = G2 + P2 Gi + P2 Pi Go + P2 Pi P0 Co C4=G3 + P3 C3 = G3 + P3 G2 + P3 P2 G1 + P3 P2 P1 G。+ P3 P2 P1 Po Co ( 1-3) Cout=C4 由此可以看出，各级的进位彼此独立产生，只与输入数据 Ai、Bi和Cin有关，将各级 间的进位级联传播给去掉了，因此减小了进位产生的延迟。每个等式与只有三级延迟的电 路对应，第一级延迟对应进位产生信号和进位传递信号，后两级延迟对应上面的积之和。 实现上述逻辑表达式 (1-3)的电路称为超前进位部件 (Carry Lookahead Unit ),也称为CLA 部件。通过这种进位方式实现的加法器称为超前进位加法器。 因为各个进位是并行产生的， 所以是一种并行进位加法器。 从公式(1-3)可知，更多位数的 CLA部件只会增加逻辑门的输入端个数，而不会增 加门的级数，因此，如果采用超前进位方式实现更多位的加法器，从理论上讲，门延迟不 变。但是由于 CLA部件中连线数量和输入端个数的增多，使得电路中需要具有大驱动信 号和大扇入门，这会大大增加门的延迟，起不到提高电路性能的作用。因此更多位数的加 法器可通过4位CLA部件和4位超前进位加法器来实现，如图 2所示。 将式（1-3）中进位C4的逻辑方程改写为： C4=Gm0 + Pm0 C0 （1-4） C4表示4位加法器的进位输出， Pm0、Gm0分别表示4位加法器的进位传递输出和 进位产生输出，分别为： Pm0 = P3 P2 Pl P0 Gm0 = G3 + P3 G2 + P3 P2 G1 + P3 P2 Pl G。 将式（1-4）应用于4个4位先行进位加法器，贝U有： C4=Gm0 + Pm0 C0 C8= Gm1 + Pm1 C4 = Gm1 + Pm1 Gm0 + Pm1 Pm0 ?C0 C12= G m2 + Pm2 C8 = Gm2 + Pm2 G m1 + Pm2 Pm1 Gm0 + Pm2 Pm1 Pm0 C0 C16=G m3+Pm3 C12=G m3+P m3 Gm2+Pm3 Pm2 Gm1 + Pm3 Pm2 Pm1 Gm0+Pm3 Pm2 Pm1 Pm0 C0 （1-5） 比较式（1-3）和式（1-5）,可以看出这两组进位逻辑表达式是类似的。不过式（ 1-3） 表示的是组内进位，式（1-5）表示的是组间的进位。实现逻辑方程组（ 1-5）的电路称为 成组先行进位部件。图 1a为所设计的32位超前进位加法器的结构框图，该加法器采用三 级超前进位加法器设计，组内和组间均采用超前进位。由 8个4位超前进位加法器与 3个 BCLA部件构成。图1b为采用超前进位和进位选择实现的 32位先行进位加法器结构图。 2、结构框图： ?处31~A 15~12 B 15~12C!4CLACLA'&3~2gm7 Pm7g m3 Pm3m416 位 CLA(a)CLAm6 g m54位 BCLA ?处31~ A 15~12 B 15~12 C !4 CLA CLA '&3~2 gm7 Pm7 g m3 Pm3 m4