数字式石英钟课程设计报告.docxVIP

数字电子钟的设计与制作 一、 设计概述 设计任务 ? 时钟脉冲电路设计 ? 60进制计数器设计 ? 24进制计数器设计 ? “秒”， “分”， “小时”脉冲逻辑电路设计 ? “秒”， “分”， “小时”显示电路设计 ? “分”， “小时” 校时电路 ? 整点报时电路 功能特性 ? 设计的数字钟能直接显示“时”，“分”，“秒”，并以、时为一计时周期 ?当电路发生走时误差时，要求电路具有校时功能。 ? 要求电路具有整点报时功能，报时声响为四低一高，最后一响正好为整点。 原理框图 图1原理框图 二、 设计原理 数字钟是一个将“时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时周期 为24小时，显示满刻度为23时59分59秒，另外应有校时功能和报时功能。因此，一 个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器、校时电路、报时电路 和振荡器组成。干电路系统由秒信号发生器、“时、分、秒”计数器、译码器及显示器、 校时电路、整点报时电路组成。秒信号产生器是整个系统的时基信号，它直接决定计时 系统的精度，一般用石英晶体振荡器加分频器来实现。 将标准秒信号送入“秒计数器”，“秒 计数器”采用60进制计数器，每累计60秒发现胡一个“分脉冲”信号，该信号将作为“分 计数器”的时钟脉冲。“分计数器”也采用50进制计数器，每累计60分钟，发出一个“时 脉冲”信号，该信号将被送到“时计数器”。“时计数器”采翻 进制计时器，可实现对一 天24小时的累计。译码显示电路将“时”、“分”、“秒”计数器的输出状态菁七段显示译码 器译码，通过六位LED七段显示器显示出来。整点报时电路时根据计时系统的输出状态 产生一脉冲信号，然后去触发一音频发生器实现报时。校时电路时用来对“时”、“分”：秒” 显示数字进行校对调整的。 三、 设计步骤 计数器电路 根据计数周期分别组成两个60进制（秒、分）和一个24进制（时）的计数器。把 它们适当连接就可以构成秒、分、时的计数，实现计时功能。 CC4518的符号如图，一 个芯片集成了两个完全相同的十进制计数器，其异步清零信号 CR是高电平有效。记数 脉冲输入CP和记数允许EN是或关系，即EN=1时，CP脉冲可以通过或门产生上升沿 触发记数，反过来如将CP端接低电平（CP=L）,则EN端可以加入计数脉冲，用其下降 沿经反相通过或门产生上升沿触发计数，计数器输出 8421BCD码 ? 秒计数器的设计及安装 秒计数器为60进制计数器。实现此模数的计数器是由双 BCD同步加计数器CD4518 构成。秒计数器是六十进制，由一个十进制和一个六进制计数器异步级联组成，各记数 器都接成下降沿触发方式，其中六进制计数器用异步复接法构成。两级计数器出现0110， 0000时通过置数脉冲使计数器清零，也就是此时AQ2,AQ1通过与门后发出置数脉冲使计 数器通过清零端AR清零（如图2所示）。 ? 分计数器的设计及安装 分计数器也是60进制计数器。同秒计数器一样是由双 BCD同步加计数器CD4518 构成。再按同秒计数器的方法接成可实现 100进制的计数器。再用同秒计数器的方法实 现60进制（如图3所示） ? 时计数器的设计及安装 时计数器是24进制计数器。实现此模数的计数器是由双 BCD同步加计数器CD4518 构成。时计数器是24进制，在两级计数器出现0010，0100时通过置数脉冲使计数器清 零也就是此时AQ1,BQ2通过与门后发出置数脉冲使计数器通过清零端 AR, BR清零， 这样就构成了 24进制计数器（如图4所示）。 图4时计数器 译码和数码显示电路 译码和数码显示电路是将数字钟的计时状态直观清晰地反映出来。 可被人们的视觉 器官所接受。显示器件选用液晶显示。能显示出清晰直观的数字符号。译码电路的功能 是将“秒”“分”“时”计数器的输出代码进行编变成相应的数字。用于驱动液晶显示的输 入端，便可进行不同数字显示。当数字钟的计数器在CP脉冲的作用下，按60秒为一分, 60分为一小时，24小时为1天的计数规律计数时，就应将其状态显示成清晰的数字符 号，需要将计数器的状态进行译码并将其显示出来（如图 5所示）。 U?454391102113 U? 4543 9 1 10 2 11 3 12 4 13 5 15 6 14 7 a AMBERCC 图5译码和数码显示电路 振荡器电路 振荡器的作用是产生时间标准信号。 数字钟的精度就是主要取决于时间标准信的频 率和稳定度。所以，在实验中采用电路由 14位二进制串行计数器/分频器和振荡器 CD4060、BCD双主-从D型触发器CD4013构成的秒信号发生器作为时间标准信号源（如 图6所示） I I 图6秒脉冲发生器 CC4060是带振荡电路的14位二进制计数器，晶体和电阻电容配合振荡电