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功能仿真 ( 前仿真 ) 功能仿真是指在一个设计中， 在设计实现前对所创建的逻辑进行的验 证其功能是否正确的过程。 布局布线以前的仿真都称作功能仿真， 它 包括综合前仿真 （ Pre-Synthesis Simulation ）和综合后仿真 （ Post- Synthesis Simulation ）。 综合前仿真主要针对基于原理框图的设计 ; 综合后仿真既适合原理图设计 , 也适合基于 HDL 语言的设计。 时序仿真 （后仿真） 时序仿真使用布局布线后器件给出的模块和连线的延时信息， 在最 坏的情况下对电路的行为作出实际地估价。 时序仿真使用的仿真器和 功能仿真使用的仿真器是相同的， 所需的流程和激励也是相同的； 惟 一的差别是为时序仿真加载到仿真器的设计包括基于实际布局布线设计 的最坏情况的布局布线延时， 并且在仿真结果波形图中，时序仿真后 的信号加载了时延， 而功能仿真没有。 Verilog语法需要注意的一些要点 1． Testbench中时钟和数据比特流的简单设计方法 always clock ~clock ; always @ (posedge clock) begin data_in_a {$radom} % 2; // 产生-1到1之间随机的比特流 data_in_b