十六进制七段数码显示译码器.docxVIP

十六进制七段数码显示译码器 、实验目的：学习7段数码显示器的Verilog硬件设计 、实验原理：7段数码显示器是纯组合电路。通常的小规模专用 IC,如74 或4000系列的器件只能做十进制 BCD码译码器（其真值表如图（1）所示），然 而数字系统中的数据处理和运算都是二进制的，所以输出表达式都是十六进制 的，为了满足十六进制的译码显示，最方便的方法就是利用 Verilog译码程序在 FPGA/CPL冲来实现。所以首先要设计一段程序。设输入的 4位码为A[3:0]，输 出控制7段共阴数码管（如图（2）所示）的7位数据为LED7S[6:0]输出信号 LED7S勺7位接共阴数码管的7个段，高位在左，低位在右。例如当 LED7S俞出 为“”时，数码管 7 个段 g、f、e、d、c、b、a分别接 1、1、0、1、1、0、1; 接有高电平的段发亮，于是数码管显示“5”。这里没有考虑表示小数点的发光管， 如果要考虑，需要增加段h，然后将LED7S改为8位输出。 d c dpab同+eM+e+e^^^ d c dp ab 同+eM+e+e^^^ 图（1） 7段译码器真值表 输入码 输入码 代表数据 输入码 输入码 代表数据 0000 0 1000 8 0001 1 1001 9 0010 2 1010 A 0011 3 1011 B 0100 4 1100 C 0101 5 1101 D 011