基于vhdl语言的交通灯设计程序.docxVIP

use ieee.std_logic_1164.all; entity fen is port(clk:in std_logic; clk1:out std_logic); end fen; architecture fen_arc of fen is begin process(clk) ---实体端口声明 --- 结构体描述开始 --进程开始 variable cnt:integer range 0 to 99; begin if clkevent and clk=1 then if cnt=99 then cnt:=0; clk1=1; else ---高电平到 ---0 开始计数 --输出高电平 ---加计数-- ---加计数 --输出低电平 --- 进程描述结束 ---结构体描述结束 A 路控制 clk1=0; end if; end if; end process; end fen_arc; library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity Alu is port(clk:in std_logic; ar,ag,al,ay:out std_logic; 红、绿、黄、左转 timas,timag:out std_logic_vector(3 downto