实验二进制加法器的设计和实现.docxVIP

试验4二进制加法器设计和实现 一、设计人员相关信息 1. 设计者姓名： 学号： 班级： 2. 设计日期:-11-18 3. 上机环境：Simulink 二、试验目标 经过本试验掌握半加法器和全加法器设计和实现方法，能够使用半加法器或全加法器设计并实现多位二进制加法运算。 三、试验内容 1. 建立1位全加法器模块库； 2. 利用1位全加法器实现4位全加法器。 四、试验步骤 在两个二进制数据进行算术运算时，不管进行是加、减、乘、除中任何运算，最终全部将化成若干步相加运算进行，所以，加法器是算术运算中基础单元。而半加器又是数字系统进行加、减、乘、除算术运算关键电路。 半加器真值表图4.1所表示，其中，A为被加器，B为加数，S为半加器本位和，C为半加器进位位。 表4.1 半加器真值表 A B C D 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 由表4.1所表示半加器真值表可得半加器逻辑表示式： S=A+B （4-1） C=AB 当要进行带进位二进制运算时，就必需考虑其进位，所以就要用到全加器。所谓全加器就是带进位输入和带进位输出加法器。全加器真值表如表4.2所表示。其中，A为被加数，B为加数，C为来自地位全加器进位，S为该全加器本位和，D为该全加器进位位。 表4.2 全加器真值表 A B C S D 0 0 0