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一、 时序分析术语 1. 时序分析的基本模型 时序分析是 FPGA 的重中之重。开始之前请记住时序分析的基本 模型 Tdelay Comb D Q D Q Clock path Tsetup data path Tco R2 R1 Tclk2 Tclk1 Tpd Async clear path rst Tco为经过寄存器 R1 的传输延时 Tdelay为经过组合逻辑的传输延时 T R2 本身的建立时间； setup Tpd （clock slew 为时钟到 R1 和 R2 的偏差 2. Launch edge 和 Latch edge Launch edge 和 Latch edge 分别是时序分析的起点和终 点。 需要指出的是 Latch edge 时间=Launch edge 时间+期望系 统周期时间 3. Data Arrival Time 和 Data Required Time 这两项时间是 TimeQuest 时序分析的基础，所有的和都 是根据这两项时间来决定的。  Data Arrival Time = Launch Edge + Source Clock Delay + tCO + Register - to - Register Delay  Data Required Time = Latch Edge + Destination Clock Delay – tSU 需要注意的是 Data Arrival Time 和 Data Required Time 在分析 不同的时序节点时，计算的公式有所差别。 4. 建立时间余量 Clock Setup Slack 建立关系是指寄存器 R1 发送的数据在下一次更新（更换）之 前，寄存器 R2 可用最短时间去锁存数据 建立时间余量是指从 Launch edge 经过一些列延迟数据输出 稳定后到 Latch edge 的长度。 Clock Setup Slack = Data Required Time - Data Arrival Time  Internal Register-to-Register paths Data Arrival Time = Launch Edge + Clock Network Delay to Source Register tCO + Register-to-Register Delay Data Required Time = Latch Edge + Clock Network Delay to Destination Register – tSU – Setup Uncertainty  Input Po