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电子电路分析与实践 项目七 计算题 1．由或非门构成的基本SR锁存器如图P7.1所示，已知输入端S、R的电压波形，试画出与之对应的Q和的波形。 图P7.1 解： 2．由与非门构成的基本SR锁存器如图P7.2所示，已知输入端 、的电压波形，试画出与之对应的Q和的波形。 图P7.2 解： 3．已知双门锁存器如图P7.3所示，试写出该锁存器的特性方程。 图P7.3 图P7.4 解：先写出电路特性表。 A B Qn Qn+1 A B Qn Qn+1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 1 1 1 1 1 卡诺图 4．写出图P4.4所示锁存器的特性方程 解： CP=0时；RD=SD=0，Qn+1=Qn CP=1时；，SD=S ， 5．钟控SR锁存器符号如图P7.5（a）所示，设初始状态为0，如果给定CP、S、R的波形如图P7.5（b）所示，试画出相应的输出Q波形。 （a） （b） 图P7.5 解： 6．（1）分析图P7.6（a）所示由CMOS传输门构成的钟控D锁存器的工作原理。 图P7.6（a） （2）分析图P4.6（b）所示主从D触发器的工作原理。 图P7.6（b） （3）有如图P4.6（c）所示波形加在图P7.6（a）（b）所示的锁存器和触发器上，画出它们的输出波形。设初始状态为0。 图P7.6（c） 解：（1）图所示是用两个非门和两个传输门构成的钟控D锁存器。当CP=1时，=0、C=1，TG1导通，TG2断开，数据D直接送到Q和端，输出会随D的改变而改变。但G1、G2没有形成正反馈，不具备锁定功能，此时称电路处于接收数据状态；CP变为低电平0时，=1，C=0，TG1断开，TG2导通， G1、G2形成正反馈，构成双稳态电路。由于G1、G2输入端存在的分布电容对逻辑电平有短暂的保持作用，因此，电路输出状态将锁定在CP信号由1变0前瞬间D信号所确定的状态。 （2）由两个D锁存器构成的主从D触发器，采用上升沿触发方式，原理分析可参考4.2.1节有关内容。 （3）D锁存器输出波形图 D触发器输出波形图 7．图P7.7（a）所示的为由D锁存器和门电路组成的系统，锁存器和门电路的开关参数如下： 锁存器传输延时tpd（DQ）=15ns， tpd（CQ）=12ns，建立时间tSU=20ns；保持时间tH=0ns。 与门的传输延迟时间tpdAND=16ns，或门的传输延迟时间tpdOR=18ns，异或门的传输延迟时间tpdXOR=22ns。 （1）求系统的数据输入建立时间tSUsys； （2）系统的时钟及数据输入1的波形如图P4.7（b）所示。假设数据输入2和数据输入3均恒定为0，请画出Q的波形，并标明Q对于时钟及数据输入1的延迟。 （a） （b） 图P7.7 解：（1）系统的数据输入建立时间tSUsys=或门的传输延迟+异或门的传输延迟+锁存器的建立时间-与门的传输延迟=tpdOR+tpdXOR+ tSU - tpdAND =18ns+22ns+20ns-16 ns =44ns。 （2） 8．有一上升沿触发的JK触发器如图P7.8（a）所示，已知CP、J、K信号波形如图P4.8（b）所示，画出Q端的波形。（设触发器的初始态为0） （a） （b） 图P7.8 解： 9． 试画出如图P7.9所示时序电路在一系列CP信号作用下，Q0、Q1、Q2的输出电压波形。设触发器的初始状态为Q=0。 图P7.9 解：先画Q0波形，再画Q1波形，最后画Q2波形。 10．有一简单时序逻辑电路如图P7.10所示，试写出当C= 0和C=1时，电路的状态方程Qn+1，并说出各自实现的功能。 图P4. 10 解：当C=0时，J=X ，K=X 为T触发器 当C=1时， J=X 为D触发器 11．用上升沿D触发器和门电路设计一个带使能EN的上升沿D触发器，要求当EN=0时，时钟脉冲加入后触发器也不转换；当EN=1时，当时钟加入后触发器正常工作，注：触发器只允许在上升沿转换。 解：当EN=0 ，Qn+1=Qn ；当EN=1，Qn+1=D ，则 ，令即可。 12．由JK触发器和D触发器构成的电路如图P4.12（a）所示，各输入端波形如图P4.12（b），当各个触发器的初态为0时，试画出Q0和Q1端的波形，并说明此电路