Verilog HDL代码书写规范.docVIP

1.目的 规范Verilog HDL的书写风格，保证代码的可读性、可重用性和可移植性。 2.范围 本标准规定了本书推荐的Verilog HDL代码的书写规范。 本标准适用于G-LINK公司研发中心。 3.术语说明 本规范使用的术语解释如下： 说明：对此规则或准则的必要的解释。 示例：对此规则举例进行说明，示例分为正例和反例。 正例：对此规则或准则给出的正确示例。 反例：对此规则或准则给出的反面示例。 4.书写规范 R1.一个文件只包含一个模块，文件命名和模块命名必须相同。 说明：设计文件类型的后缀为.v；仿真测试平台的后缀为.vt。如果文件名与实体名不一致，有些编译器不能识别，而且名字不一致，也不利于将文件与模块相对应，不利于文件的管理。 正例：文件名是adder.vhd，那么文件内部实体的命名就是 module adder ( …… ); R4.命名要有实际意义。 说明：具有一定意义的命名比写上好几行的注释要好得多。 正例：如全加器模块（full_adder）、半加器子模块（half_adder）和时钟信号锁相环模块（clk_shift_phase_pll）等 1) 常用规则： ??常数、DEFINE和参数必须用大写字母定义。不允许将大小写字母混用来表示词的间隔，应该用下横线来表示词间隔，例如：ddr_address_bus ??所有端口、信号、变量均采用小写 ??用