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验一 :译码器及计数器设计实验 1 、实验目的 1 ）复习二进制译码器的功能。 2 ）学习 VHDL语言源程序输入方法。 3) 学习 VHDL语言源程序检查和修改。 4 ）掌握用 VHDL语言设计一个 3 线-8 线译码器和六十进制计数 器的方法。 5 ）掌握 VHDL语言编辑器的基本操作。 2 、实验内容 1 ）本实验给出了有错误的 3 线—8 线译码器的 VHDL程序，请采 用VHDL编辑器，修改调试程序。 2 ）采用 VHDL设计方法，设计一个 60 进制计数器，采用 BCD码 输出 。 3、 实验步骤 （一）、3— 8 译码器 输 入 输 出 1、分析 3— 8 译码器原理，设计相应端口以及信号输入输出变量 G G C B A Y Y Y Y Y Y Y Y 等。 0 X X X X X 1 1