带有校时功能的数字闹钟.pdfVIP

电子课程设计 --带有校时功能的数字闹钟 1 目录 一、设计任务与要求 -3- 二、总体框图 -3- 三、选择器件-4 四、功能模块-4 1、分频器div_clk 模块……………………………………………………………-4 2、秒计时second 模块……………………………………………………………-5 3、分计时minute 模块……………………………………………………………-7 4、小时计时hour 模块……………………………………………………………-8 5、寄存jicun 模块………………………………………………………………-10 6、选择时间输出time_show 模块………………………………………………-12 7、闹钟响时长控制time_control 模块…………………………………………-14 8、闹钟控制naozhong 模块………………………………………………………-15 9、扫描seltime 模块……………………………………………………………-17 10、数码管显示deled 模块………………………………………………………-19 11、3-8 译码器 decode3_8 模块…………………………………………………-20 五、总体设计电路图 1、总体电路原理图……………………………………………………………-22- 2、总体电路仿真图……………………………………………………………-23- 3、管脚分配……………………………………………………………………-24- 4、硬件验证情况………………………………………………………………-24- 六、心得体会26 2 带有校时功能的数字闹钟 一、设计任务与要求 1、具有时、分、秒显示功能，以二十四小时循环计时。 2、具有稳定的校时功能（预置数法），具有调时调分的功能，可调至任意时、 分进行校时。 3、具有闹钟功能，实现分/时闹钟设置，闹钟起闹时间为3s-5s，并在此时间 段内可手动调节。 附加功能： 具有再整点报时功能，整点报时的同时led 灯花样显示。 二、总体框图 计数模块 扫描模块 译码模块 七段显示数码管 计数控制模块 闹钟控制模块 响铃控制模块 分频器 外部时间 外部闹钟 外部控制 控制信号 外部时钟信号 控制信号 响铃时间 上图为总体设计框图，主要有计数模块，闹钟模块和扫描译码显示模块组成。 分频器在外部时钟信号的作用下实现分频后将其分频信号分别输出给计数 模块和扫描模块。在分频信号（秒脉冲）作用下计数模块实现计数功能实现 24 小时计数功能，但其计数功能是在以BCD 码形式所记录的。这就需要扫描电路去 扫描计数模块所输出的时间在 500HZ 脉冲下经过译码器将其译成共阴数码管所 对应的二进制数进行显示，最终显示的为24 小时时钟。若有闹钟信号进入时， 其闹钟信号经过计数控制有一二进制数经过扫描电路译码电路数码管后，最终显 示闹钟时间。之后闹钟信号无作用后显示时钟信号。闹钟时间与正常时间相同后 外部控制响铃信号控制响铃时间。外部时间控制信号可控制时间的校验。 3 三、 选择器件 1、pc 机一台。 2、CPLD/FPGA 适配器板：标准配置EPF10K10LC84-4 接口板，下载接口是数 字芯片的下载接口 （DIGITAL JTAG），主要用于CPLD/FPGA 芯片的数据下载。 3、实验箱：装有七段数码管及蜂鸣器等，七段数码管字形及真值表如下 七段数码管字形如下： 七段数码管真值表如下：