chSOC设计实践概述解读.ppt

2021/2/12 * 1.5 挑战 工艺的挑战 验证的挑战 投资风险的挑战 IC工程师的挑战 管理上的挑战 2021/2/12 * Challenges in Digital Design “Microscopic Problems” ? Ultra-high speed design Interconnect ? Noise, Crosstalk（串扰） ? Reliability, Manufacturability ? Power Dissipation ? Clock distribution. Everything Looks a Little Different “Macroscopic Issues” ? Time-to-Market ? Millions of Gates ? High-Level Abstractions ? Reuse IP: Portability ? Predictability ? etc. …and There’s a Lot of Them! ? 2021/2/12 * 2 设计流程简介 A design flow is a sequence of steps you use to turn an idea into reality. The basic design flow does not change. 2021/2/12 * * */38 前端设计 数字IC设计流程 2021/2/12 * 4 主流EDA工具介绍 主流EDA工具公司 Cadence公司:spectre; SOC Encounter; Mentor公司:modelsim, Calibre; Synopsys 公司:hspice;vcs, DC, StarRC, PT, ICC, Formality; 主流FPGA 工具公司 Altera公司 Xilinx公司 Actel公司 2021/2/12 * 功能分类 按照功能包括: 设计输入工具 仿真工具 综合工具 布局布线工具 静态时序分析工具 物理验证功工具 2021/2/12 * 小节 理解高层次设计方法 理解不同的设计模式 硬件电路设计原则 熟悉基本的EDA工具 2021/2/12 * 内容 设计流程分析 设计流程实践 基于工具的设计流程 层次化设计和模块划分 2021/2/12 * Architecture Design RTL Coding RTL Simulation Synthesis static timing analysis BSD DFT insertion Gate simulation formal verification Back end place route Post simulation formal verification Post-layout static timing analysis tapout（流片） Packaging Test Application verification Market 数字IC设计流程 2021/2/12 * 流程之间的关系 交互和反复,验证贯穿 体系结构要考虑硬件的实现代价 RTL代码要考虑可综合性,考虑关键路径,考虑能否布通（金属线与下面的元件的连通） 反复迭代 适度并行 预先评估 验证占70% 其他 从前到后，修改Bug的成本越来越大 从前到后，工具占的比重越来越大 从前到后，经验的比重越来越大 从前到后，返工的成本越来越大 2021/2/12 * 2 设计流程实践 系统结构设计 RTL编码 RTL功能仿真 RTL综合 可测试性设计 后端布局布线 静态时序分析 其他考虑 2021/2/12 * （1）系统体系结构设计 1 应用环境和功能划分 定义系统功能,形成SPEC 2 模块划分 考虑模块的实现难度和模块间的通信成本,按照功能划分 3 接口定义 4 全局时钟复位定义 5 关键算法分析和仿真 关键数据结构 6 工艺库的确定 2021/2/12 * （2）RTL级编码 可综合性 可读性 时序优化 面积优化 功耗优化 可测试性 物理实现性 2021/2/12 * （3） RTL 功能仿真 功能点的仿真 覆盖率的仿真 代码覆盖率 状态覆盖率 条件覆盖率 举例 加法器的验证 计数器的验证 2021/2/12 * （4）综合 确定制造厂家和工艺库文件 确定综合工具和综合策略 分析RTL级设计 确定综合环境 确定综合约束 确定综合设计规则 综合优化和结果分析 形式化验证 2021/2/12 * （5）可测试性设计 测试与验证的区别 BSD测试 Full-Scan测试 MemoryBist测试 测试覆盖率 测试P