EDA技术应用项目六数字时钟数字时钟总结与提高（首页重复）.pptVIP

《EDA技术应用》项目课件 项目五 数字时钟的原理图VHDL混合设计 《EDA技术应用》项目课件 已升级到最新版本 当前版本号： 10.1.0.5866 项目五 数字时钟的原理图VHDL混合设计(五) 总结与提高 五、项目评价与总结提高 考核点及占项目分值比 建议考核方式 评价标准 优 良 及格 1．根据项目要求完成资讯并制订行动方案（15%） 教师评价+互评 项目方案可实施，计划详细，无缺陷，并有一定创新点 项目中方案可实施，无明显缺陷 项目中方案基本可实施，存在一定缺陷 2．详细设计 （20%） 教师评价+互评 数字时钟顶层原理图设计正确，各子模块VHDL程序设计无误。 数字时钟顶层原理图设计正确，各子模块VHDL程序设计基本无误。 数字时钟顶层原理图设计正确，各子模块VHDL程序设计有小错误。 3．操作实施 （30%） 教师评价+自评 能正确使用Quartus II软件综合、编译、仿真并下载程序到学习板，能正确调试电路，达到项目要求。 能正确使用QuartusII软件综合、编译、仿真并下载程序到学习板，能正确调试电路，基本完成项目要求。 能正确使用QuartusII软件综合、编译、仿真并下载程序到学习板，会调试电路。 4．项目总结报告（10%） 教师评价 格式符合标准、内容完整、有详细过程记录和分析，并能提出一些新的建议。 格式符合标准、内容完整、有一定过程记录和分析。 格式符合标准、内容较完整。 5．职业素养 （25%） 教师评价+自评+互评 安全、文明工作，具有良好的职业操守，学习积极性高，遵守纪律，虚心好学，具有良好的团队合作精神，热心帮助同学，能用专业语言准确、流利地进行交流 安全文明工作，职业操守较好，学习积极性较高，具有良好的团队合作精神，热心帮助同学，能用专业语言准确地进行交流。 没出现违纪违规现象，没有厌学现象，能按照规定完成所分配的项目。表达基本清楚、准确。 1.项目评价标准 五、项目评价与总结提高 2.项目总结 本该设计采用了同步时钟的设计方法来设计，秒、分、时的计数模块均采用秒脉冲作为时钟输入。 Quartus II原理图VHDL混合设计的一般步骤为：建立编辑子模块VHDL文件、子模块编译、子模块仿真、子模块生成图元、顶层原理图设计、顶层编译仿真及编程下载等。 3.拓展与提高 在以上时钟功能的基础上，增加闹铃功能。 采用异步时钟脉冲设计以上数字时钟，即秒的进位作为分计数模块的时钟输入，分的进位作为时计数模块的时钟输入。 用VHDL设计实现序列发生器，输入：rest，clk；输出：y0。 用VHDL设计4路抢答器。