基于verilog的fsk调制与解调呕心沥血极度精简.docxVIP

下载本文档

70
0
约2.84千字
约 9页
2021-04-03 发布于天津
举报
版权申诉

基于verilog的fsk调制与解调呕心沥血极度精简.docx

1、本文档内容版权归属内容提供方，所产生的收益全部归内容提供方所有。如果您对本文有版权争议，可选择认领，认领后既往收益都归您。。
2、本文档由用户上传，本站不保证质量和数量令人满意，可能有诸多瑕疵，付费之前，请仔细先通过免费阅读内容等途径辨别内容交易风险。如存在严重挂羊头卖狗肉之情形，可联系本站下载客服投诉处理。
3、文档侵权举报电话：400-050-0827(电话支持时间：9:00-18:30)。
4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
7、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

先上程序语言编写测试程序解调解调调制硬件设计方案调制模块设计频移键控即数字信号对载波频率调制主要通过数字基带信号控制载波信号的频率来来传递数字信息在二进制情况下对应于载波频率对应载波频率但是它们的振幅和初始相位不变化信号产生的两种方法直接调频法和频率键控法的调制方框图解调模块设计数字频率键控信号常用的解调方法有很多种如同步相干解调法滤波非相干解调法软件设计方案由于在语言中各个模块电路同时工作采用并行执行的时序逻辑由时钟驱动因此在程序中一定要注意时序的设计及时钟的设计在各个不同的时钟驱动下电路响应

PAGE PAGE # 先上程序( verilog 语言编写) timescale 1ns/1ns // 测试程序 module test; reg clk1,rst1,clk2,rst2; reg din1; wire dout1,ddout1; modulator my1(.clk(clk1),.rst(rst1),.din(din1),.dout(dout1)); demodulator my2(.clk(clk2),.rst(rst2),.ddin(dout1),.ddout(ddout1)); initial begin clk1=0; forever #25 clk1=~