班四路抢答器方案设计书实施方案书.pdf

一、实验目的 1．学习智力竞赛抢答器电路的工作原理。 2 ．学习综合数字电子电路的设计、实现和调试方法。 二、实验内容和要求 （1）抢答器可容纳四组选手，并为每组选手设置一个按钮供抢答者使用；为主持人 设置一个控制按钮，用来控制系统清零（组别显示数码管灭灯）和抢答开始。 （2）电路具有对第一抢答信号的锁存、鉴别和显示等功能。在主持人将系统复位 并发出抢答指令后，蜂鸣器提示抢答开始，计时显示器显示初始时间并开始倒计时， 若参赛选手按下抢答按钮，则该组别的信号立即被锁存，并在组别显示器上显示该组 别，同时扬声器也给出音响提示，此时，电路具备自锁功能，使其他抢答按钮不起作 用。 （3）如果无人抢答，计时器倒计时到零，蜂鸣器有抢答无效提示，主持人可以按 复位键，开始新一轮的抢答。 （4）抢答器具有限时抢答的功能，且一次抢答的时间由主持人设定，本抢答时间 设定为 30 秒。当主持人启动开始键后，要求计时器采用倒计时，同时倒计时到 0 秒 时扬声器会发出声响提示。 （5）参赛选手在设定的时间内抢答，则抢答有效，定时器停止工作，根据抢答结 果由数码管显示选手的组别，并一直保持到主持人将系统清零为止。 2.2.2 设计方案二 本工程也可以用 EDA技术来实现其功能。在芯片选型方面可以考虑选择 CPLD芯片 作为微控制器。 EDA 自顶向下的设计方法比较先进；实验室有齐全的开发套件；组员 们均系统学习过 EDA基础课程，都有 VHDL编程和实验经验，团队之间交流将会比较 方便；芯片容量大，处理速度极快，管脚数目多达 84 个， IO 口数目充足，适合本设 计的规模。缺点在于设备相对昂贵，使用不当容易烧毁微处理器。 三、设计思路 可将整个系统分为三个主要模块：抢答鉴别模块 QDJB；抢答计时模块 JSQ；抢 答计分模块 JFQ。整个系统的组成框图如图 5-5-8 所示。 CLR ALED A 抢答 BLED B 鉴别 CLED 组别显 C 电路 DLED 示译码 组别显示 D 电路 SCOREA ADD 计分 SCOREB 电路 SCOREC LOAD SCORED L1 计时 L0 电路 计时显 JSXS1 CLK 示译码 JSXS0 EN 电路 图--1 智力竞赛抢答器系统框图 四、电