十六进制7段数码显示译码器设计实验报告资料.doc

精品文档 精品文档 PAGE 精品文档 实验名称：十六进制 7段数码显示译码器设计 实验目的： 1． 设计七段显示译码器 2． 学习VerilogHDL文本文件进行逻辑设计输入； 3． 学习设计仿真工具的使用方法； 工作原理： 7段数码是纯组合电路，通常的小规模专用 IC，如74或4000系列的器件只 能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。例如6-18作为7段译码器，输出信号LED7S 的7位分别接图6-17数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段g,f,e,d,c,b,a分别接1,1,0,1,1,0,1； 接有高电平的段发亮，于是数码管显示“ 5”。注意，这里没有考虑表示小数点的 发光管，如果要考虑，需要增加段h，例6-18中的LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0)应改为,(7DOWNTO0)。 实验内容1：将设计好的VHDL译码器程序在QuartusII 上进行编辑、编译、综 合、适配、仿真，给出其所有信号的时序仿真波形。 实验步骤： 步骤1：新建一个文件夹击打开 vhdl文件； 步骤2:编写源程序并保存 步骤3：新建一个工程及进行工程设置 步骤4：调试程序至无误； 步骤5：接着新建一个 VECTORWAVEFOM文件及展出仿真波形设置 步骤6：输入数据并输出结果（时序仿真图） 步骤7：设置好这个模式 步骤8：生成RTL原理图 步骤9：引脚锁定及源代码 LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; ENTITYDECL7SIS PORT(A :INSTD_LOGIC_VECTOR(3DOWNTO0);锒擠搅诈餓牆诩对痺鎘栉銦燒掄鴉。 LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));END; ARCHITECTUREoneOFDECL7SIS BEGIN PROCESS(A) BEGIN CASE AIS WHEN0000=LED7S=0111111; WHEN0001=LED7S=0000110; WHEN0010=LED7S=1011011; WHEN0011=LED7S=1001111; WHEN0100=LED7S=1100110; WHEN0101=LED7S=1101101; WHEN0110=LED7S=1111101; WHEN0111=LED7S=0000111; WHEN1000=LED7S=1111111; WHEN1001=LED7S=1101111; WHEN1010=LED7S=1110111; WHEN1011=LED7S=1111100; WHEN1100=LED7S=0111001; WHEN1101=LED7S=1011110; WHEN1110=LED7S=1111001; WHEN1111=LED7S=1110001; WHENOTHERS=NULL; ENDCASE; ENDPROCESS; END; 实验内容二：1、硬件测试。 程序不一样，其他步骤相同操作 LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL;炽嚨騅鳳閥頁鵪繾濾谗屡侩鬮伟骑。 USEIEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYCNT4BIS PORT(CLK,RST,ENA:INSTD_LOGIC; OUTY:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC); ENDCNT4B; ARCHITECTUREbehavOFCNT4BIS BEGIN PROCESS(CLK,RST,ENA) VARIABLEQ:STD_LOGIC_VECTOR(3DOWNTO0); BEGIN IFRST=0THENQ:=(OTHERS=0); ELSIFCLKEVENTANDCLK=1THEN IFENA=1THEN Q:=Q+1; ENDIF; ENDIF; IFQ=1111THENCOUT=1; ELSECOUT=0;ENDIF; OUTY=Q; ENDPROCESS; ENDbehav; 2、时序仿真波形：钫郟滿讴旷礼闱燉谨铭钤鹵倀鳜臥。 3、RTL原理图： 实验内容三： 1、源代码： LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; ENTITYadderIS PORT(clock0,rst0,ena0:INSTD_LOGIC; led:OUTSTD_LOGIC_VECTOR(6DOWNTO0); cout0