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西南科技大学 实验报告 课程名称： FPGA技术 实验名称 基于 HDL十进制计数、显示系统设计 姓 名： 学 号 : 班 级： 指导教师： 实验题目 一、 实验原理 1、实验内容： 设计具有异步复位、同步使能的十进制计数器，其计数结果可以通过七段 数码管、发光二极管等进行显示。 图 2.1 系统原理图 2、模块端口信号说明 设计任务表述： 输入信号： clk_50m 系统采样时钟 clk 待计数的时钟 clr 异步清零信号，当 clr =1，输出复位为 0，当 clr=0，正常计数 ena 使能控制信号，当 ena=1，电路正常累加计数，否则电路不工作 输出信号： q[6 ：0] 驱动数码管，显示计数值的个位 COM 共阳级数码管公共端（接地，电路板原理图） 3、以自顶向下的设计思路进行模块划分 整个系统主要设计的模块是： 十进制计数模块和数码管驱动模块， 由于实验板的按键 为实现硬件防抖，则需要将按键输入的时钟 clk,先通过消抖模块消抖后，再输出至后续使 用。 图 2.2 系统模块划分和引脚连线图 由以上分析可知本设计总共包括 3 个模块： 2 1）十进制计数器（ cnt10.v）模块。 2 ）驱动七段数码管的模块 （led.v)。 3 ）由于实验板上按键需要进行消抖，所以需要一个消抖模块（ debounce_module），待计数的时 钟 clk 输入至计数器前，先通过消抖模块。 1）十进制计数器模块（ cnt10.v）实验原理 输入 : CLK 待计数的时钟 CLR 异步清零信号，当 CLR =1 ，输出复位为 0，当 CLR =0 ，正常计数 ENA 使能控制信号，当 ENA =1，电路正常累加计数，否则电路不工作 输出 ： SUM[3:0] 计数值的个位。即，在 CLK 上升沿检测到 SUM =9 时， SUM将被置 0，开始新一轮的计数。 COUT 计数值的十位进位，即：只有在时钟 CLK 上升沿检测到 SUM =9 时， COUT 将被置 1，其余情况下 COUT=0 。 2 ）数码管显示驱动模块（ led.v)实验原理 输入 ：sum[3:0] 待显示的数值。 输出 ：out[6:0] 驱动数码管的七位数值（注意下表中 out 的对应位）。 表 2-1 共阳极数码管驱动模块输入与输出关系表 注：这是一个组合逻辑电路， 可以考虑用 always ， 或者 assign 语句设计。 3 ）消抖模块设计原理 （1）按键抖动产生的原因： 通常的按键所用开关为机械弹性开关， 当机械触点断开、 闭合时， 由于机械触点的弹 性作用， 一个按键开关在闭合时不会马上稳定地接通， 在断开时也不会一下子断开。 因而 在闭合及断开的瞬间均伴随有一连串的抖动， 为了不产生这种现象而作的措施就是按键消 抖。 3