四路抢答器FPGA课程设计.docVIP

设计思想 本设计为一个四路抢答器，其中输入输出端是复位信号CLR，全局时钟CLK1HZ，模块时钟CLK2，模块使能端EN，四路输入信号A、B、C、D，加分健ADD，减分健SUB，还有五路输出信号A1、B1、C1、D1、E1，以及八个数码管NUMG、NUMW、QA、QB、J1、J2、J3、J4分别用于计时，计分，显示抢答者，犯规者。本四路抢答器具有能显示超前抢答台号并显示犯规警报,抢答开始后20s倒计时，20s倒计时后无人抢答显示超时警报。当有一路抢答按键被按下，该路抢答信号将其余各路抢答信号封锁，同时蜂鸣器响起，直到该路按键松开，显示牌显示该路抢答台号。主持人可以给犯规和答错者扣分,给答对者加