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实验五 四位双向移位寄存器
实训目的
巩固编译、仿真VHDL文件的方法。
掌握VHDL程序顺序语句的应用。
掌握四位双向移位寄存器的工作原理。
实训器材
计算机与Quartus Ⅱ工具软件。
实训指导
实训原理
四位双向移位寄存器真值表如表5-1所示。
表5-1 四位双向移位寄存器的真值表
输入
输出
CR
M1
M0
DSR
DSL
CP
D3
D2
D1
D0
Q3
Q2
Q1
Q0
0
X
X
X
X
X
X
X
X
X
0
0
0
0
1
X
X
X
X
0
X
X
X
X
Q3
Q2
Q1
Q0
1
1
1
X
X
↑
d3
d2
d1
d0
d3
d2
d1
d0
1
0
1
1
X
↑
X
X
X
X
1
Q3
Q2
Q1
1
0
1
0
X
↑
X
X
X
X
0
Q3
Q2
Q1
1
1
0
X
1
↑
X
X
X
X
Q2
Q1
Q0
1
1
1
0
X
0
↑
X
X
X
X
Q2
Q1
Q0
0
1
0
0
X
X
X
X
X
X
X
Q3
Q2
Q1
Q0
(二)实训步骤
设计输入VHDL文件
建立工程项目。
建立VHDL文件。
设计输入VHDL文件,可用IF语句或CASE语句等顺序语句设计。
VHDL代码如下:
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY YWJCQ4 IS
PORT(M:IN STD_LOGIC_VECTOR(1 DOWNTO 0);
D:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
CR,CP,DSR,DSL:IN STD_LOGIC;
Q:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));
END YWJCQ4;
ARCHITECTURE W OF YWJCQ4 IS
BEGIN
PROCESS(CR,CP,DSR,DSL,M,D)
BEGIN
IF CR=0 THEN Q=0000;
ELSIF (CP=1 AND CPEVENT) THEN
CASE M IS
WHEN 11=Q=D;
WHEN 01=Q=DSRQ(3 DOWNTO 1);
WHEN 10=Q=Q(2 DOWNTO 0)DSL;
WHEN OTHERS=Q=Q;
END CASE;
END IF;
END PROCESS;
END W;
编译仿真VHDL文件
编译VHDL文件。
如果有错误,检查并纠正错误,直至最后通过。
仿真VHDL文件。
认真核对输入/输出波形,检查设计的功能是否正确。
四位双向移位寄存器的仿真波形图如图5-1所示。
图5-1 四位双向移位寄存器仿真波形图
实训总结
通过本次试验我掌握了VHDL文件的编译与仿真,同时巩固了IF语句和CASE语句的应用。
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