四位全加器设计.docVIP

首都师范大学 信息工程学院 杨星 学号：1081000205 电子设计自动化(EDA)实验 实验四 四位全加器设计 一、实验目的 1、通过两种不同的方式实现加法器，学会比较不同实现方式的异同 2、掌握VHDL层次化的设计思想 3、掌握加法器的基本原理，并尝试改变改变描述方式，领会VHDL语言的不同描述方式的异同 二、实验内容 1、实验前的准备 （1）该实验需要使用七个模块组中的第七个功能单元，所以三个拨码开关处于“110”时，即MODEL_SEL2 和MODEL_SEL3 拨下处于“OFF”状态，MODEL_SEL1 拨下处于“ON”时，选择该模块。 （2）拨码开关MODEL_SEL5-8 全置于“ON ”状态，即MODEL_SEL5-8 拨下处于“ON ”状态时通过USB BLASTER接口下载。 2、实验原理 通过输入两组各 4bit 的二进制数据，同时还有一个单 bit 的进位，把三者按照二进制加法器的原理进行加和，求出和及进位，并通过电路输出显示各部分数据（输入及输出） 。 3、实验内容 １）用 VHDL 语言设计一个 四位全加器；采用 2 种方式去描述（参加例程） ，注意不同的描述方式的差异； ２）用 QuartusII 软件进行编译，仿真，下载到实验平台进行验证； ３